FPGA中CLB電路的設(shè)計(jì)研究.pdf

1、可編程邏輯模塊(CLB)是現(xiàn)場(chǎng)可編程門陣列(FPGA)中的核心可配置邏輯單元，F(xiàn)PGA的邏輯功能就是靠CLB單元的配置以及大規(guī)模的CLB單元級(jí)聯(lián)來(lái)實(shí)現(xiàn)的。本文采用Verilog硬件描述語(yǔ)言來(lái)設(shè)計(jì)CLB的電路，用NC-VERILOG工具對(duì)HDL程序進(jìn)行了仿真驗(yàn)證，并利用華微電子系統(tǒng)有限公司長(zhǎng)期在開發(fā)可編程芯片項(xiàng)目時(shí)積累的元件庫(kù)，在CADENCE軟件的schematic工具中實(shí)現(xiàn)了CLB的電路網(wǎng)表，最后通過(guò)模擬仿真驗(yàn)證了電路的實(shí)際信號(hào)與時(shí)序

2、。在達(dá)到設(shè)計(jì)要求之后交付華微公司的版圖部門予以實(shí)現(xiàn)電路的版圖并最終應(yīng)用于FPGA芯片。 設(shè)計(jì)過(guò)程首先將CLB電路劃分為邏輯電路，互連開關(guān)矩陣，使能選擇模塊，SRAM存儲(chǔ)及配置模塊幾大部分，再采用Verilog語(yǔ)言分別描述每個(gè)模塊的功能，然后參照數(shù)據(jù)手冊(cè)以及ISE產(chǎn)生的配置數(shù)據(jù)找出各模塊的配置規(guī)律與互連關(guān)系，最后利用各模塊之間的信號(hào)互連關(guān)系實(shí)現(xiàn)整體電路。在設(shè)計(jì)的程序通過(guò)仿真驗(yàn)證之后，選擇臺(tái)積電0.18um工藝的華微公司的電路結(jié)構(gòu)單

3、元，使用全定制電路設(shè)計(jì)方法實(shí)現(xiàn)CLB的電路網(wǎng)表。然后參考專利對(duì)電路結(jié)構(gòu)進(jìn)行優(yōu)化，之后在工作站中利用EDA軟件完成信號(hào)的時(shí)序檢驗(yàn)，在信號(hào)時(shí)序驗(yàn)證通過(guò)之后就基本完成了項(xiàng)目的要求。后端的版圖設(shè)計(jì)與驗(yàn)證由專門的設(shè)計(jì)人員負(fù)責(zé)，在版圖完成之后就可以出帶生產(chǎn)芯片。 本文利用SRAM技術(shù)的在系統(tǒng)可編程特性，結(jié)合數(shù)字電路前端設(shè)計(jì)方法，實(shí)現(xiàn)了一種既能夠滿足作Virtex-E系列FPGA基本邏輯單元應(yīng)用又可動(dòng)態(tài)配置的CLB電路結(jié)構(gòu)。所設(shè)計(jì)的CLB電路