SoC高層建模和存儲(chǔ)子系統(tǒng)內(nèi)存布局優(yōu)化技術(shù)研究.pdf

1、嵌入式系統(tǒng)經(jīng)過(guò)十幾年的迅速發(fā)展，從簡(jiǎn)單的電子表、電子計(jì)算器到高數(shù)據(jù)吞吐量和密集計(jì)算的個(gè)人數(shù)字助理、移動(dòng)式多媒體終端，它所包含的產(chǎn)品出現(xiàn)了顯著變化。然而，隨著處理器速度與存儲(chǔ)器訪問(wèn)延遲的差距不斷增大，面向多媒體應(yīng)用和實(shí)時(shí)控制應(yīng)用的SoC芯片中存儲(chǔ)子系統(tǒng)的訪問(wèn)延遲已經(jīng)成為系統(tǒng)性能的主要瓶頸之一。另外，對(duì)基于RISC核的嵌入式系統(tǒng)來(lái)說(shuō)，在面向影像，視頻的應(yīng)用中，能耗的主要來(lái)源不在于數(shù)據(jù)通路和控制器，而在于對(duì)存儲(chǔ)器的頻繁訪問(wèn)，其中片外存儲(chǔ)器成為

2、能耗主要的消費(fèi)者。因此，如何設(shè)計(jì)和優(yōu)化存儲(chǔ)子系統(tǒng)，便成了SoC芯片設(shè)計(jì)過(guò)程中必須要解決的重要問(wèn)題。本文以ARM、SPM、Cache、外部存儲(chǔ)器接口和片外存儲(chǔ)器構(gòu)建的SoC存儲(chǔ)子系統(tǒng)作為目標(biāo)架構(gòu)，探索了一套在芯片設(shè)計(jì)階段進(jìn)行存儲(chǔ)子系統(tǒng)設(shè)計(jì)以及性能和能耗優(yōu)化的方法。
　　 本文首先利用ARM公司的SoC Designer工具實(shí)現(xiàn)了一套時(shí)鐘周期級(jí)(Cycle Accurate)精度的SoC高層仿真模型，為后續(xù)研究提供了軟件運(yùn)行環(huán)境和性

3、能、能耗的評(píng)估手段。它設(shè)計(jì)和實(shí)現(xiàn)了EMI、SDRAM、Cache、SPM等模塊的高層模型，ARM內(nèi)核和AMBA總線采用庫(kù)中的模型，并通過(guò)與RTL代碼的VCS仿真結(jié)果相比，仿真波形與后者基本一致，仿真速度比VCS仿真快近600倍(RTL代碼的VCS仿真速度為平均每秒鐘177個(gè)周期，本文的SoC高層模型平均每秒鐘可以運(yùn)行105438個(gè)周期)，完全達(dá)到了系統(tǒng)級(jí)設(shè)計(jì)對(duì)于SoC高層模型的要求。
　　 基于以往SPM布局優(yōu)化技術(shù)的分析，本文

4、提出了一種基于擴(kuò)展控制流圖的SPM布局優(yōu)化技術(shù)，適用于SoC芯片中嵌入式微處理器為ARM并且僅有SPM沒(méi)有Cache的架構(gòu)。該技術(shù)充分考慮了程序中所有的函數(shù)和數(shù)據(jù)，包括DCD數(shù)據(jù)、全局變量、堆棧數(shù)據(jù)、并根據(jù)劃分粒度將函數(shù)進(jìn)一步細(xì)分為指令塊，從而把程序劃分為一系列節(jié)點(diǎn)。采用擴(kuò)展控制流圖(ECFG)來(lái)描述各個(gè)節(jié)點(diǎn)之間的關(guān)系，進(jìn)而生成性能矩陣、能耗矩陣和大小矩陣來(lái)更加精確的計(jì)算存儲(chǔ)子系統(tǒng)的性能和能耗收益以及節(jié)點(diǎn)所需的SPM容量。本文采用改進(jìn)的

5、貪婪算法來(lái)解決節(jié)點(diǎn)分配這個(gè)經(jīng)典的0/1背包問(wèn)題，最后通過(guò)一個(gè)鏈接器自動(dòng)生成新的目標(biāo)程序。通過(guò)MP3player、Gunzip等基準(zhǔn)測(cè)試程序的仿真實(shí)驗(yàn)結(jié)果表明，通過(guò)合理運(yùn)用分配策略將程序中訪問(wèn)頻度大的節(jié)點(diǎn)放入SPM可以大幅降低程序的運(yùn)行時(shí)間和能耗。采用基于擴(kuò)展控制流圖的SPM分配策略把應(yīng)用程序的一部分從SDRAM中移到SPM中運(yùn)行可以平均減少應(yīng)用程序的運(yùn)行時(shí)間56％，降低能耗60％左右；與前人的研究相比，平均減少應(yīng)用程序運(yùn)行時(shí)間11％，降

6、低能耗27％左右。在SPM的容量平均為2Kbytes時(shí)，對(duì)于上述基準(zhǔn)測(cè)試程序可以得到性能和能耗收益相對(duì)于SPM容量的最大化。
　　 基于以往關(guān)于Cache組織架構(gòu)的研究，本文提出了一種基于軟件可控Cache方法的Cache布局優(yōu)化技術(shù)，適用于SoC芯片中沒(méi)有MMU并且Cache硬件結(jié)構(gòu)可更改的系統(tǒng)架構(gòu)。在以前的研究中大多選用Cache命中率，特別是讀操作命中率，作為衡量Cache性能的標(biāo)準(zhǔn)。一般認(rèn)為命中率越高，性能越好。但是在嵌

7、入式應(yīng)用中，命中率并不能真實(shí)地反映Cache的工作性能。另外傳統(tǒng)的僅由硬件控制的替換策略，嚴(yán)重限制了高速緩存(Cache)性能的提高。本文提出的軟件可控Cache優(yōu)化方法，以總體操作開銷(Total Operation Overhead，TOO)為研究對(duì)象，基于傳統(tǒng)結(jié)構(gòu)增加一個(gè)軟件控制器，實(shí)現(xiàn)了如下的三種操作：①TOO很大且生命期均勻分布的數(shù)據(jù)塊在Cache中保留副本；②TOO很大且生命期集中分布的數(shù)據(jù)塊在其有效生命期內(nèi)，優(yōu)先保留在Ca

8、che中；③TOO很小的數(shù)據(jù)塊由處理器直接與外存通信。通過(guò)軟什配置，可以方便地控制影響Cache性能的數(shù)據(jù)存取操作，并且可以有效地控制硬件開銷及能耗的增長(zhǎng)，彌補(bǔ)了前人研究中存在的不足，為嵌入式Cache的設(shè)計(jì)提供了一種新穎的實(shí)現(xiàn)機(jī)制。通過(guò)CRC32等基準(zhǔn)測(cè)試程序的實(shí)驗(yàn)結(jié)果表明，對(duì)于數(shù)據(jù)指令統(tǒng)一Cache，程序執(zhí)行時(shí)間比普通Cache減少了約10％，同時(shí)總線占用率減少了28％左右，硬件開銷為增加了8條標(biāo)記表信息和相關(guān)控制電路。