低冗余存儲(chǔ)器相鄰雙錯(cuò)誤糾正碼設(shè)計(jì).pdf

1、集成電路工藝尺寸逐漸發(fā)展到深亞微米領(lǐng)域，使得存儲(chǔ)器的存儲(chǔ)節(jié)點(diǎn)更容易受到空間輻射粒子的影響，其存儲(chǔ)數(shù)據(jù)更加容易發(fā)生翻轉(zhuǎn)。存儲(chǔ)器單元尺寸的減少，使得在同一塊晶元上可以放置更多的存儲(chǔ)單元，相臨存儲(chǔ)單元間的距離隨著存儲(chǔ)單元密度的增加而降低，大大增加了因單粒子事件而引起多位翻轉(zhuǎn)的幾率，由于高能輻射粒子的性質(zhì)，相鄰兩位錯(cuò)誤發(fā)生的概率相比其他多位翻轉(zhuǎn)的概率要大得多，因此本文主要目的是使用盡可能小的譯碼開銷實(shí)現(xiàn)糾正相鄰雙的錯(cuò)誤。
　　本文對(duì)線性分

2、組碼的數(shù)學(xué)理論基礎(chǔ)以及譯碼原理進(jìn)行了討論，并基于線性分組碼原理，分析了目前主要應(yīng)用的線性分組碼優(yōu)劣性。通過(guò)線性分組碼的理論，可得知線性分組碼的糾錯(cuò)性能主要體現(xiàn)在其校驗(yàn)矩陣，也就是校驗(yàn)矩陣決定了編碼的糾錯(cuò)能力。因此，提出了單錯(cuò)誤糾正，雙錯(cuò)誤檢測(cè)，相鄰兩位錯(cuò)誤糾正碼(SEC-DED-DAEC)的搜索校驗(yàn)矩陣算法，主要是通過(guò)貪婪算法的核心思想來(lái)搜索校驗(yàn)矩陣。針對(duì)于糾錯(cuò)編碼加固存儲(chǔ)器的方法，提出了通過(guò)數(shù)學(xué)推導(dǎo)和算法的改進(jìn)來(lái)縮小校驗(yàn)矩陣的搜索空間

3、的方法，針對(duì)于信息位為16位，32位以及64位字長(zhǎng)的存儲(chǔ)器找到了滿足該糾正碼要求的最優(yōu)校驗(yàn)矩陣，減少了非相鄰錯(cuò)誤的誤糾錯(cuò)率。根據(jù)所得到的校驗(yàn)矩陣，用硬件描述語(yǔ)言完成了16位，32位以及64位字節(jié)存儲(chǔ)器的糾錯(cuò)電路設(shè)計(jì)，并結(jié)合靜態(tài)存儲(chǔ)器SRAM的verilog存儲(chǔ)器行為模型，采用故障注入的方法對(duì)糾錯(cuò)電路進(jìn)行了功能驗(yàn)證。該糾錯(cuò)碼是一種基于線性分組碼原理的單錯(cuò)誤糾正，雙錯(cuò)誤檢測(cè)，相鄰兩位錯(cuò)誤糾正的糾正碼。通過(guò)綜合分析得知該抗相鄰雙錯(cuò)誤編碼與傳統(tǒng)