SiC VDMOS器件結(jié)構(gòu)設(shè)計及界面陷阱效應(yīng)研究.pdf

1、碳化硅（SiC）材料因其禁帶寬度大、臨界擊穿電場高、載流子飽和速度高、熱導(dǎo)率高等特點成為制作高頻、大功率半導(dǎo)體器件的首選材料。由于 SiC可以直接通過熱氧化法生長 SiO2薄層，再結(jié)合垂直功率 MOSFET（VDMOS）充分利用縱向厚度耐壓及并聯(lián)承載大電流的優(yōu)勢，成為功率器件領(lǐng)域的熱門研究課題之一。
　　然而，由于目前主流仿真軟件中的器件相關(guān)模型都是針對Si材料設(shè)定，使得SiC器件的仿真設(shè)計與驗證非常困難，因此大大阻礙了產(chǎn)品的研發(fā)

2、與商業(yè)化進程。
　　本文采用業(yè)界常用的Silvaco軟件，由SiC半導(dǎo)體電學(xué)特性參數(shù)入手，對atlas中的載流子遷移率模型、雪崩擊穿模型等進行了調(diào)整，同時利用由電荷泵測量法得到的SiC/SiO2界面態(tài)相關(guān)信息，用C-函數(shù)編輯器生成界面陷阱連續(xù)分布模型。綜合以上，以實測SiC VDMOS器件參數(shù)為基準(zhǔn)，實現(xiàn)了其與仿真數(shù)據(jù)的較準(zhǔn)確擬合，建立了可靠的atlas仿真體系。之后充分利用該平臺，由電荷平衡原理入手，對MOS能帶結(jié)構(gòu)實施優(yōu)化，提

3、出并進行了SiC VDMOS新型結(jié)構(gòu)的設(shè)計與驗證，實現(xiàn)了器件比導(dǎo)通電阻的大幅減小。
　　在 SiC VDMOS工藝制程的難點之一，離子注入工藝方面，本文利用 athena工具，重點采用蒙特卡洛模型優(yōu)化了 P型體區(qū)的多步離子注入工藝，獲得了較為理想的結(jié)深與摻雜分布，并完成完整器件制造流程的仿真，之后成功利用atlas進行了電學(xué)特性驗證。
　　最后，本文介紹了電荷泵（charge-pumping）方法在SiC MOSFET界面特