測試芯片自動化設(shè)計與集成電路成品率提升研究.pdf

1、根據(jù)國際半導體技術(shù)發(fā)展藍圖(ITRS)，集成電路已經(jīng)進入“后摩爾”(More than Moore)時代，集成電路制造的工藝尺寸不斷減小，國際最先進工藝已經(jīng)到達28nm以下。隨著集成電路工藝尺寸到達納米級別，集成電路制造工藝越趨復雜，制造工藝缺陷及設(shè)計缺陷對成品率的影響越來越大。同時集成電路制造的設(shè)計規(guī)則也越來越復雜，設(shè)計規(guī)則數(shù)目迅速增加，需要設(shè)計成千上萬的不同測試結(jié)構(gòu)來檢測和分析制造工藝缺陷和各設(shè)計規(guī)則的成品率缺失。
　　 另

2、一方面，隨著制造工藝水平的提高，在生產(chǎn)線上制造芯片的費用不斷上漲。多項目晶圓(Multi Project Wafer，簡稱MPW)就是將多個使用相同工藝的集成電路設(shè)計放在同一晶圓片上流片，制造完成后，每個設(shè)計可以得到數(shù)十片芯片樣品，這一數(shù)量對于原型(Prototype)設(shè)計階段的實驗、測試已經(jīng)足夠。而該次制造費用就由所有參加MPW的項目按照芯片面積分攤，成本僅為單獨進行原型制造成本的5％-10％，極大地降低了產(chǎn)品開發(fā)風險、培養(yǎng)集成電路設(shè)

3、計人才的門檻和中小集成電路設(shè)計企業(yè)在起步時的門檻。如何設(shè)計更加合理的布局以減少晶圓切割時對多項目晶圓中芯片的損壞，提高多項目晶圓的成品率，也成為了現(xiàn)代集成電路行業(yè)研究的熱點之一。
　　 本文圍繞測試芯片設(shè)計及提高集成電路成品率展開了以下幾方面研究：
　　 1.根據(jù)納米級制造工藝特點以及對成品率數(shù)據(jù)分析需求，基于制造工藝的通用設(shè)計規(guī)則，完成了成品率測試所需的各類測試結(jié)構(gòu)的參數(shù)化建模，為后續(xù)的成品率測試芯片自動化設(shè)計奠定了堅

4、實的基礎(chǔ)；
　　 2.針對測試芯片中測試結(jié)構(gòu)的相似性特點，以及制造工藝設(shè)計規(guī)則中不同圖層的相關(guān)性特點，創(chuàng)造性的提出并實現(xiàn)了版圖生成器，并基于實驗設(shè)計(DOE，Design ofExperiment)的要求完成了各類測試結(jié)構(gòu)的自動化生成；同時，針對傳統(tǒng)Short Flow設(shè)計的測試芯片中測試結(jié)構(gòu)直接連接到終端(PAD)的特點，完成對測試結(jié)構(gòu)布局和布線的建模，并實現(xiàn)測試芯片的布局和布線自動化設(shè)計，提升了測試芯片設(shè)計效率；
　　

5、 3.針對先進的可尋址測試芯片設(shè)計復雜、測試結(jié)構(gòu)容量更大、對自動化設(shè)計要求更高的特點，提出一種模塊化可擴展的設(shè)計方法，該方法能夠極大地減少PAD數(shù)目以及傳輸門器件所占面積，可以實現(xiàn)對測試結(jié)構(gòu)的精確的四端測量，測試結(jié)構(gòu)尺寸和測試陣列規(guī)模都具有良好的可擴展性，同時能夠發(fā)現(xiàn)納米級集成電路制造工藝的多種缺陷；
　　 4.深入分析了切割對多項目晶圓造成的成品率缺失，提出了一種基于模擬退火(SA)算法的多項目晶圓布局規(guī)劃方法，該方法充分考