小數(shù)分頻鎖相環(huán)設(shè)計(jì)及其雜散與噪聲的抑制補(bǔ)償.pdf

1、集成電路技術(shù)迅猛發(fā)展，對數(shù)字芯片中時(shí)鐘信號(hào)的品質(zhì)要求越來越高。時(shí)鐘信號(hào)的輸出分辨率、相位噪聲、變頻時(shí)間等指標(biāo)直接決定了整個(gè)時(shí)鐘產(chǎn)生系統(tǒng)的性能好壞。小數(shù)分頻型鎖相環(huán)是實(shí)現(xiàn)高分辨率、快速變頻時(shí)鐘信號(hào)的常用結(jié)構(gòu)，受到自身結(jié)構(gòu)制約，小數(shù)分頻鎖相環(huán)不可避免的會(huì)引入大量雜散噪聲。雜散噪聲對輸出信號(hào)影響極大，成為制約其應(yīng)用的主要因素。在設(shè)計(jì)中消除和抑制雜散噪聲成為挑戰(zhàn)。
　　本文主要關(guān)注如何優(yōu)化鎖相環(huán)的噪聲性能，通過分析各種雜散與噪聲的來源，提

2、出對應(yīng)的消除或者抑制方法。在設(shè)計(jì)中，盡可能的通過功能部件復(fù)用的方式，在不增加功耗情況下，通過使用抑制或者補(bǔ)償鎖相環(huán)噪聲的技術(shù)，提高鎖相環(huán)輸出信號(hào)的抖動(dòng)性能。
　　本文的研究工作主要包括以下幾個(gè)方面。
　?。?）討論了小數(shù)分頻鎖相環(huán)的基本結(jié)構(gòu)，研究了雜散與噪聲種類和來源，解釋了雜散與噪聲的產(chǎn)生機(jī)理。建立并分析小數(shù)分頻鎖相環(huán)的噪聲模型。根據(jù)各種雜散對系統(tǒng)性能影響的特征，提出相對應(yīng)的改善和抑制方式。分析環(huán)路帶寬對于PLL整體噪聲性

3、能的影響，討論環(huán)路帶寬自適應(yīng)技術(shù)的基本原理以及技術(shù)優(yōu)勢，設(shè)計(jì)了一種新型降低濾波電容的帶寬自適應(yīng)環(huán)路濾波電路。40nm與65nm兩種工藝下的電路級(jí)仿真表明該鎖相環(huán)性能穩(wěn)定，證明了其性能對于工藝遷移不敏感。
　?。?）設(shè)計(jì)了一款通用性好、高帶寬、高分辨率、低抖動(dòng)的小數(shù)分頻鎖相環(huán)。設(shè)計(jì)了一種提高線性度的電荷泵電路，通過在ΔΣ調(diào)制器最低位施加經(jīng)過噪聲整形的抖動(dòng)信號(hào)，有效降低ΔΣ調(diào)制器自身引入的雜散噪聲。研究基于DAC的噪聲補(bǔ)償技術(shù)，并通過

4、動(dòng)態(tài)元件匹配技術(shù)提高了DAC補(bǔ)償?shù)男阅?，使鎖相環(huán)的噪聲性能更加優(yōu)化。設(shè)計(jì)了新型雙級(jí)分頻器，可以有效降低分頻器的功耗，有利于降低鎖相環(huán)整體功耗。
　?。?）針對電路仿真速度慢的問題，設(shè)計(jì)基于AMS仿真器的Verilog-Spectre行為-晶體管級(jí)仿真模型，加速鎖相環(huán)電路設(shè)計(jì)中的仿真驗(yàn)證速度，有效降低鎖相環(huán)設(shè)計(jì)周期。
　　在40nm CMOS工藝下實(shí)現(xiàn)了該鎖相環(huán)版圖設(shè)計(jì)，該P(yáng)LL最小輸出分辨率為0.048Hz，在3MHz頻率偏