基于RapidIO協(xié)議下的5Gb-s高速串行數(shù)據(jù)發(fā)送器設(shè)計(jì).pdf

1、如今社會(huì)，信息的交互越來(lái)越頻繁。大數(shù)據(jù)量的交互使人們對(duì)高傳輸速率的追求越來(lái)越高。高速串行接口在傳輸速率方面的優(yōu)勢(shì)，使得它較并行接口得到了更廣泛的研究和應(yīng)用。本論文研究了高速串行接口發(fā)送器，主要工作如下:
　　在系統(tǒng)結(jié)構(gòu)方面:通過(guò)對(duì)電流模發(fā)送器結(jié)構(gòu)特點(diǎn)的分析，針對(duì)高速串行接口發(fā)送器高信號(hào)完整性的應(yīng)用需求，設(shè)計(jì)了一款數(shù)據(jù)率為5Gb/s的大擺幅電流模發(fā)送器;根據(jù)電流模發(fā)送器對(duì)尾電流高精度的要求，設(shè)計(jì)了一款可以調(diào)節(jié)輸出電流的帶隙基準(zhǔn)源。<

2、br>　　在理論分析方面:通過(guò)分析輸出驅(qū)動(dòng)器的等效電路，發(fā)現(xiàn)了電流模輸出驅(qū)動(dòng)器的輸出幅度、去加重級(jí)數(shù)以及尾電流設(shè)置之間的關(guān)系，從而得到了輸出信號(hào)擺幅的普適公式。
　　在電路設(shè)計(jì)方面:采用組合結(jié)構(gòu)的串化器來(lái)串化10位并行輸入數(shù)據(jù);運(yùn)用反比例縮減技術(shù)來(lái)降低電流模發(fā)送器功耗，運(yùn)用偏置電流濾波技術(shù)提高抗共模噪聲能力;加入開(kāi)關(guān)控制對(duì)帶隙基準(zhǔn)源的輸出電流進(jìn)行調(diào)節(jié)，保證輸出電流滿足電流模發(fā)送器輸出驅(qū)動(dòng)器的需求;嘗試采用低壓供電來(lái)設(shè)計(jì)電流模輸出驅(qū)

3、動(dòng)器，以降低電流模輸出驅(qū)動(dòng)器的整體功耗。
　　最后，采用huali40nm CMOS工藝對(duì)電流模發(fā)送器和帶隙基準(zhǔn)進(jìn)行了版圖設(shè)計(jì)和仿真驗(yàn)證，面積分別為153*237um2和159.14*66um2，同時(shí)進(jìn)行了流片驗(yàn)證。采用Smic55nm COMS工藝對(duì)低壓供電輸出驅(qū)動(dòng)器進(jìn)行了版圖設(shè)計(jì)和仿真驗(yàn)證，面積為164*115μ m2，同時(shí)進(jìn)行了流片驗(yàn)證。仿真結(jié)果顯示，所有PVT條件下，帶隙基準(zhǔn)輸出電壓在488mV～499mV，電流在89uA