基于CML的高速串行發(fā)送器的研究與設(shè)計.pdf

1、隨著科技的進(jìn)步，信息交流量逐漸增大，高速信號的處理和傳輸已成為發(fā)展趨勢。接口電路作為收發(fā)數(shù)據(jù)的關(guān)鍵對數(shù)據(jù)的傳輸及處理都有著極為重要的影響。然而，傳統(tǒng)的接口電路無法滿足高速率條件下信號的處理，這就需要有新的技術(shù)、新的規(guī)范來支持高速數(shù)據(jù)的接受和發(fā)送。
　　發(fā)送器作為接口電路的一部分，將對片內(nèi)數(shù)據(jù)進(jìn)行相應(yīng)的處理，在達(dá)到指標(biāo)要求之后將數(shù)據(jù)發(fā)出，發(fā)出的數(shù)據(jù)同時要滿足接受器對數(shù)據(jù)的最低要求。隨著數(shù)據(jù)傳輸率的提高，發(fā)送器的設(shè)計也將面臨更多的問題

2、，對相應(yīng)指標(biāo)的要求也會變得更高。
　　本文對高速信號傳輸、接口原理及相關(guān)技術(shù)等進(jìn)行了分析和討論，在此基礎(chǔ)上結(jié)合55nm CMOS工藝設(shè)計了一款速率為5Gbps的高速串行發(fā)送器，并完成了仿真驗證與版圖設(shè)計。文章內(nèi)容主要包括以下幾個方面：
　　1、對高速接口電路的相關(guān)理論進(jìn)行了研究，并對其實現(xiàn)技術(shù)及方式進(jìn)行了分析、比較，從而篩選出本文設(shè)計所采用的低壓差分串行傳輸技術(shù)和CML（Current Mode Logic）實現(xiàn)方式。

3、>　　2、對高速串行發(fā)送器設(shè)計中面臨的問題進(jìn)行了研究，主要包括信號完整性問題、均衡問題以及帶寬擴展等相關(guān)問題。并對這些問題的解決方法進(jìn)行了討論。
　　3、基于55nm CMOS工藝并結(jié)合高頻信號的特點，完成了對發(fā)送器模塊的設(shè)計，其中包括并串轉(zhuǎn)換結(jié)構(gòu)、單端轉(zhuǎn)差分結(jié)構(gòu)、電平位移結(jié)構(gòu)、CML驅(qū)動結(jié)構(gòu)。并對每一部分及整體模塊進(jìn)行了仿真驗證。
　　4、對數(shù)?；旌习鎴D設(shè)計的相關(guān)問題和技術(shù)進(jìn)行了研究，并在此基礎(chǔ)上完成了對發(fā)送器電路的版圖設(shè)