基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn).pdf_第1頁
已閱讀1頁，還剩49頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、隨著信息數(shù)字化程度的不斷提高，作為信息處理手段的電子線路數(shù)字化趨勢也越來越明顯。鎖相環(huán)是大部分電子線路的核心功能模塊，其性能對電子線路產(chǎn)品的整體性能是至關(guān)重要的。傳統(tǒng)的模擬鎖相環(huán)性能良好，但對電路集成化和數(shù)字化形成了制約，而數(shù)字鎖相環(huán)由于其可通過FPGA等大規(guī)模集成電路實現(xiàn)，在集成化和數(shù)字化方面有獨特的優(yōu)勢，因而對全數(shù)字鎖相環(huán)的研究是很有意義的。
　　本文在詳細(xì)分析鎖相環(huán)原理的基礎(chǔ)上，給出了全數(shù)字鎖相環(huán)設(shè)計思路，確定了其主要模塊功

2、能，針對FPGA的設(shè)計特點，采用模塊化、層次化的設(shè)計方法，將鎖相環(huán)環(huán)路分為五個功能模塊，給出各個模塊單元電路的設(shè)計。鎖相環(huán)的主要性能指標(biāo)是鎖定時間短、同步誤差小，適用頻帶適當(dāng)?；谏鲜隹紤]，提出了一種高精度快速鎖定的全數(shù)字鎖相環(huán)系統(tǒng)，該系統(tǒng)通過對÷K計數(shù)器的模數(shù)K進(jìn)行自動調(diào)節(jié)，以解決鎖定時間與同步誤差之間的矛盾。基于ModelSim SE6.5仿真設(shè)計環(huán)境，采用Verilog HDL語言完成了系統(tǒng)設(shè)計，并給出了各主要功能模塊的具體設(shè)計流

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論