國產FPGA互連接時序建模.pdf_第1頁
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文檔簡介

1、FPGA由于其靈活的設計實現(xiàn)而成為被廣泛采用的基礎電子器件。在FPGA中，互連線是預先定制的，相對于ASIC，互連線占據(jù)更大的芯片面積，其延遲已經超過邏輯門延遲成為路徑延遲的支配部分。因此EDA軟件時序分析的可信度主要取決于互連線時序分析的準確度，故建立可靠的互連線時序模型至關重要。
　　論文介紹了互連線時序模型的作用，對國產軍用FPGA芯片SMXXXX作了簡單介紹并分析了其內部互連線架構。論文采用Elmore延時模型，對互連線上

2、的線性原件建模，采用線性等效法對互連線上的傳輸管建模，在此基礎上建立了完整的時序模型（線性多項式仿真模型），并設計了專門的互連線時序模型描述文件，記錄時序模型參數(shù)和互連線的連接關系，通過Spice仿真計算得到這些參數(shù)并填入該文件中。由于長互連線使用該模型誤差較大，論文采用BP神經元網絡對長互連線重新建模，通過合理的訓練，使網絡逼近延時函數(shù)。
　　相對于Spice仿真結果，線性多項式仿真模型平均相對誤差8.13％，最大誤差14.71

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