高性能連續(xù)時(shí)間Σ-ΔADC設(shè)計(jì).pdf

1、近年來，無線通信領(lǐng)域的技術(shù)得到了快速的發(fā)展，在各種類型的接收機(jī)系統(tǒng)中，模數(shù)轉(zhuǎn)換器(ADC)作為模擬部分和數(shù)字部分的橋梁，在整個(gè)系統(tǒng)中起著非常重要的作用。連續(xù)時(shí)間∑-△ADC由于高精度、低功耗和內(nèi)置抗混疊濾波器等優(yōu)勢，特別適合應(yīng)用在接收機(jī)系統(tǒng)中，因此得到了廣泛的研究和關(guān)注。本文基于TSMC65nm工藝設(shè)計(jì)了一種應(yīng)用于零中頻接收機(jī)的30MHz帶寬、13位精度的連續(xù)時(shí)間∑-△ADC。
　　論文對比了多種不同結(jié)構(gòu)ADC的實(shí)現(xiàn)原理和優(yōu)缺點(diǎn)，

2、分析了連續(xù)時(shí)間∑-△ADC的多種優(yōu)勢，綜合考慮了系統(tǒng)的穩(wěn)定性和功耗等因素，并經(jīng)過matlab建模驗(yàn)證，論文最后選擇了20倍過采樣、三階、四比特量化、單環(huán)、反饋型系統(tǒng)架構(gòu)。在電路實(shí)現(xiàn)過程中，充分論證了積分放大器的有限帶寬和有限增益對系統(tǒng)的影響，并給出了合理的設(shè)計(jì)值，而且通過電容陣列修正了積分器系數(shù)的變化。為了方便后面的電路設(shè)計(jì)，在Cadence下用veriloga和理想器件搭建了系統(tǒng)模型，通過把每個(gè)子模塊的指標(biāo)代入系統(tǒng)模型中進(jìn)行迭代仿真驗(yàn)

3、證，最后確定了每個(gè)子模塊的指標(biāo)參數(shù)。針對環(huán)路延時(shí)問題，通過增加額外的延時(shí)補(bǔ)償DAC加以修正，并且采用的多比特量化器和DAC降低了時(shí)鐘抖動(dòng)的影響。為了提高多比特DAC的線性度，降低DAC非線性對系統(tǒng)整體性能的影響，加入了一階整形DWA算法的動(dòng)態(tài)元件匹配模塊。論文設(shè)計(jì)的連續(xù)時(shí)間∑-△ADC電路最終實(shí)現(xiàn)了在1.2G采樣頻率下，對于±600mV擺幅、1MHz--30MHz帶寬的輸入信號，信噪比可以達(dá)到82dB，而且論文完成了相應(yīng)的版圖設(shè)計(jì)，并且