高性能流水線ADC中時(shí)鐘穩(wěn)定電路的設(shè)計(jì).pdf

1、隨著數(shù)字信號(hào)處理技術(shù)及通信技術(shù)的發(fā)展,系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器(ADC)的性能要求也越來越高。在流水線ADC中,采樣時(shí)鐘的精度是影響流水線ADC性能的重要因素之一。本文基于Chartered0.18μm,1.8V CMOS mixedsignal工藝,研究并設(shè)計(jì)了一款應(yīng)用于14位分辨率、100MSPS轉(zhuǎn)換速率流水線ADC中的時(shí)鐘穩(wěn)定電路,并完成其版圖設(shè)計(jì)。
　　 首先闡述了時(shí)鐘信號(hào)定義及時(shí)鐘抖動(dòng)對(duì)流水線ADC性能的影響,隨后研究基于鎖相

2、環(huán)以及基于延遲鎖相環(huán)的時(shí)鐘穩(wěn)定電路基本原理,并分析了它們的優(yōu)缺點(diǎn)。在此基礎(chǔ)上,提出本文設(shè)計(jì)的時(shí)鐘穩(wěn)定電路架構(gòu)。
　　 基于延遲鎖相環(huán)原理,設(shè)計(jì)了一款應(yīng)用于高性能流水線ADC中的低抖動(dòng)時(shí)鐘穩(wěn)定電路,包括時(shí)鐘輸入電路、占空比調(diào)整電路以及時(shí)鐘產(chǎn)生電路的設(shè)計(jì)。在電路設(shè)計(jì)中,采用時(shí)鐘合成電路對(duì)輸入時(shí)鐘及反饋時(shí)鐘進(jìn)行相位合成,從而消除了由于采用鑒頻鑒相器帶來的相位積累效應(yīng)；采用連續(xù)時(shí)間積分器實(shí)現(xiàn)時(shí)鐘占空比檢測,并輸出控制信號(hào)以調(diào)整占空比,從

3、而消除了傳統(tǒng)電荷泵檢測中由電荷泵充放電電流和電荷泵開關(guān)引入的誤差；采用施密特觸發(fā)器增加時(shí)鐘上升沿和下降沿的陡峭度；在時(shí)鐘占空比調(diào)整中,固定輸入時(shí)鐘的上升沿而只調(diào)節(jié)其下降沿,以提高時(shí)鐘精度并降低設(shè)計(jì)難度。最后給出了整個(gè)電路的版圖設(shè)計(jì)。
　　 利用Cadence Spectre仿真軟件對(duì)設(shè)計(jì)的時(shí)鐘穩(wěn)定電路進(jìn)行仿真驗(yàn)證,仿真結(jié)果表明,電路可以在200ns以內(nèi)快速鎖定占空比,精度為50％±10-9％。電路可以將占空比為20％～80％的輸