高性能流水線型模數(shù)轉(zhuǎn)換器設(shè)計(jì)方法研究.pdf

1、高性能模數(shù)轉(zhuǎn)換器（ADC）芯片作為核心器件，廣泛應(yīng)用于無(wú)線通信，圖像采集，以及雷達(dá)探測(cè)等電子系統(tǒng)中，將電壓、電流、時(shí)間等模擬信號(hào)轉(zhuǎn)換成數(shù)字編碼，以供數(shù)字電路進(jìn)行分析和處理。近年來(lái)，隨著CMOS集成電路制造工藝的不斷進(jìn)步，數(shù)字電路的數(shù)據(jù)處理能力得到了大幅度的提高，大量傳統(tǒng)上由模擬電路完成的信號(hào)處理過(guò)程被逐漸交由數(shù)字域進(jìn)行，系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器的功耗、采樣率、精度、輸入帶寬等性能也因此提出了更高的要求；同時(shí)，CMOS工藝由于其低成本、易集成的優(yōu)

2、勢(shì)，成為當(dāng)前大規(guī)模數(shù)?；旌闲酒心M電路設(shè)計(jì)的優(yōu)先選擇。
　　本文通過(guò)理論分析和流片驗(yàn)證，研究了深亞微米CMOS工藝下高速，高精度，低功耗ADC芯片的設(shè)計(jì)與實(shí)現(xiàn)方法；對(duì)流水線型ADC的系統(tǒng)架構(gòu)選擇，高性能CMOS模擬電路設(shè)計(jì)，誤差校準(zhǔn)算法，以及測(cè)試驗(yàn)證等技術(shù)進(jìn)行了深入分析，在系統(tǒng)架構(gòu)與電路實(shí)現(xiàn)上提出了優(yōu)化和改進(jìn)方案，并針對(duì)超短溝道工藝下的設(shè)計(jì)難點(diǎn)，提出了兩種創(chuàng)新的非線性校準(zhǔn)方法。論文的主要研究成果分別簡(jiǎn)述如下：
　　論文對(duì)多

3、種流水線型 ADC的系統(tǒng)架構(gòu)進(jìn)行了比較，重點(diǎn)研究了同時(shí)具備低噪聲、低功耗特性的無(wú)采樣保持級(jí)（SHA-less）結(jié)構(gòu)，并通過(guò)行為級(jí)模型對(duì)各級(jí)精度分配與系統(tǒng)噪聲、功耗之間的關(guān)系進(jìn)行了仿真和優(yōu)化，最終提出了一種兼顧性能、功耗與設(shè)計(jì)難度的架構(gòu)方案，同時(shí)實(shí)現(xiàn)了高信噪比和低功耗的性能?；?SHA-less結(jié)構(gòu)產(chǎn)生的特殊問(wèn)題，論文還設(shè)計(jì)了一套相應(yīng)的時(shí)序控制方案，并提出了一種雙電壓基準(zhǔn)的方法來(lái)節(jié)省各流水線級(jí)的功耗。
　　論文通過(guò)系統(tǒng)指標(biāo)分析和電

4、路結(jié)構(gòu)比較，提出了合理的采樣網(wǎng)絡(luò)，時(shí)鐘產(chǎn)生電路，F(xiàn)lash ADC，運(yùn)算放大器等核心模擬電路模塊的設(shè)計(jì)方案。文中通過(guò)對(duì)兩級(jí)結(jié)構(gòu)運(yùn)算放大器的建模，推導(dǎo)出在一定性能指標(biāo)下的最低功耗表達(dá)式和關(guān)鍵設(shè)計(jì)參數(shù)；文中采用加入差分通路間短接開關(guān)的方法，降低了采樣開關(guān)寄生效應(yīng)，提高了采樣網(wǎng)絡(luò)的輸入信號(hào)帶寬與高頻輸入信號(hào)下的采樣線性度；文中還對(duì)Flash ADC的工作時(shí)序進(jìn)行了優(yōu)化，使比較器的回踢噪聲不會(huì)對(duì)系統(tǒng)性能產(chǎn)生明顯影響，簡(jiǎn)化電路設(shè)計(jì)，并以較低的功耗

5、實(shí)現(xiàn)較快的比較速度。
　　論文對(duì)流水線型 ADC的傳統(tǒng)線性誤差校準(zhǔn)方法進(jìn)行了研究與實(shí)現(xiàn)，并利用其校準(zhǔn)雙電壓基準(zhǔn)之間的失配，對(duì)降低系統(tǒng)功耗起到了重要作用。論文還提出了兩種針對(duì)流水線級(jí)間放大器非線性誤差的創(chuàng)新的數(shù)字后臺(tái)校準(zhǔn)方法，相比與現(xiàn)有文獻(xiàn)中的技術(shù)，本文提出的方法能夠校準(zhǔn)的非線性誤差范圍更大，收斂時(shí)間更短，且不依賴于輸入信號(hào)的統(tǒng)計(jì)分布，為低壓、短溝道工藝下高速高精度ADC的實(shí)現(xiàn)提供了設(shè)計(jì)思路。
　　最后，本文在上述各關(guān)鍵技術(shù)的

6、基礎(chǔ)上，使用TSMC0.18μm CMOS工藝實(shí)現(xiàn)并測(cè)試了一款16 bit，100MSPS的流水線型ADC芯片，研究并搭建了高速、高精度ADC的完整測(cè)試與應(yīng)用環(huán)境。本款芯片使用1.8V供電電壓，整體面積為2.45mm×4.9mm。測(cè)試結(jié)果表明，在100MHz采樣時(shí)鐘下，芯片功耗在300mW以下，熱噪底為-75.6 dBFS。在滿幅（2Vpp）輸入下，信號(hào)對(duì)噪聲與諧波失真比（SNDR）最高達(dá)到75.4 dB，有效位（ENOB）為12.23

7、 bit，在150MHz輸入頻率（第三奈奎斯特頻帶）以內(nèi)，SNDR保持在72.8 dB以上；無(wú)雜散動(dòng)態(tài)范圍最高可達(dá)到90 dB以上，在150MHz輸入頻率以內(nèi)，SFDR保持在87 dB以上。本款16 bit ADC的靜態(tài)特性為，差分非線性（DNL）：-0.81 LSB/+0.22 LSB，積分非線性（INL）：-3.75 LSB/+1.75 LSB。芯片性能系數(shù)（FOM）為0.62 pJ/Step，在同類型 ADC中處于較好水平。另外，