高頻寬范圍延時鎖相環(huán)的設計.pdf

1、隨著CMOS工藝的快速發(fā)展，VLSI系統(tǒng)的速度越來越快，系統(tǒng)時鐘頻率不斷提高，模塊單元之間的時鐘抖動愈發(fā)嚴重。過大的時鐘抖動會降低電路系統(tǒng)的速度和穩(wěn)定性，因此，如何降低抖動進而使電路模塊之間同步是一個熱門的研究方向。延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)是兩種廣泛用于系統(tǒng)同步的電路。傳統(tǒng)的延時鎖相環(huán)是一階電路，鎖相環(huán)則是高階電路，相較于高階電路，一階電路具有結構簡單，穩(wěn)定性好的優(yōu)點。延時鎖相環(huán)的缺點是鎖定范圍窄，鎖定頻率低，因此增大鎖定

2、范圍，提高鎖定頻率并保持低抖動是延時鎖相環(huán)設計的重要課題。
　　本文分析并設計了一種鎖定頻率高、鎖定范圍寬、抖動低的延時鎖相環(huán):(1)提出一種高頻鑒相器，僅由8個MOS管構成。這種高頻鑒相器由下拉電路代替?zhèn)鹘y(tǒng)鑒相器的復位端，消除由復位路徑產(chǎn)生的延時造成的死區(qū)和抖動，并提升工作速度;(2)采用差分串聯(lián)電壓開關邏輯作為基礎延時單元以滿足低延時的要求，并通過電阻矯正的方法解決其上升、下降沿延時不匹配的問題;(3)提出一種旁路控制單元，對