差分串聯(lián)電壓開關(guān)邏輯的特性及應(yīng)用研究.pdf

1、單粒子效應(yīng)和硬件木馬是近年來研究集成電路可靠性和安全性的熱門課題之一。半導(dǎo)體器件受到空間高能粒子的輻射作用會使其敏感節(jié)點(diǎn)產(chǎn)生錯誤的翻轉(zhuǎn)，導(dǎo)致數(shù)據(jù)錯誤和系統(tǒng)的錯誤操作。在集成電路設(shè)計和制造過程中被嵌入硬件木馬，從而使電路失效或者機(jī)密信息被竊取，這些都對集成電路的可靠性和安全性提出了更高的要求。本文在研究差分串聯(lián)電壓開關(guān)邏輯（簡稱DCVSL）結(jié)構(gòu)的基礎(chǔ)上，研究單粒子瞬態(tài)在DCVSL結(jié)構(gòu)中的傳播特性以及硬件木馬對DCVSL結(jié)構(gòu)電路的影響，并驗

2、證DCVSL結(jié)構(gòu)在抑制單粒子瞬態(tài)效應(yīng)和檢測硬件木馬的可行性。主要內(nèi)容如下：
　　1.研究DCVSL結(jié)構(gòu)延遲與MOS晶體管寬度之間的關(guān)系，通過公式推導(dǎo)得到DCVSL結(jié)構(gòu)邏輯門的nMOS和pMOS的最小化延遲寬長比。通過HSPICE仿真優(yōu)化公式推導(dǎo)的MOS晶體管寬長比，結(jié)果表明在DCVSL結(jié)構(gòu)中nMOS的寬度大于pMOS的寬度，為討論分析DCVSL結(jié)構(gòu)的單粒子瞬態(tài)效應(yīng)奠定基礎(chǔ)。
　　2.基于現(xiàn)有的器件模型，調(diào)整器件參數(shù)建立nMO

3、S和pMOS的器件模型，并將其與SMIC90nm的HSPICE模型進(jìn)行工藝校準(zhǔn)。使用TCAD和HSPICE混合仿真觀測重離子入射引起的單粒子瞬態(tài)效應(yīng)在CMOS和DCVSL兩種結(jié)構(gòu)中的異同。
　　3.研究單粒子瞬態(tài)脈沖在組合邏輯電路的傳播過程中出現(xiàn)的脈沖展寬效應(yīng)。利用等效瞬態(tài)電流模型模擬單粒子瞬態(tài)電流，通過 HSPICE仿真分析在負(fù)載不均衡和閾值電壓不對稱條件下，單粒子瞬態(tài)脈沖在CMOS和DCVSL兩種結(jié)構(gòu)的邏輯門鏈中的脈沖展寬效應(yīng)

4、，證實DCVSL結(jié)構(gòu)與CMOS相比具有抑制單粒子瞬態(tài)脈沖展寬的特性。
　　4. DCVSL結(jié)構(gòu)在輸入互補(bǔ)時，瞬態(tài)電流只有尖峰；而輸入非互補(bǔ)時，瞬態(tài)電流除了有尖峰之外還有一個持續(xù)時間的短路電流。硬件木馬激活導(dǎo)致DCVSL結(jié)構(gòu)電路出現(xiàn)非互補(bǔ)的狀態(tài)，利用DCVSL電路在互補(bǔ)和非互補(bǔ)狀態(tài)下瞬態(tài)電流的不同檢測出被測電路中是否被嵌入了硬件木馬。使用蒙特卡羅方法通過觀察測試電路的平均電流空間分布圖的分離度分析工藝偏差對 DCVSL結(jié)構(gòu)在硬件木馬