折疊插值A(chǔ)-D轉(zhuǎn)換器的關(guān)鍵電路設(shè)計.pdf

1、基于折疊技術(shù)與插值技術(shù)相結(jié)合的折疊插值A(chǔ)DC相比于全并行ADC而言，其在保持高速的同時降低了轉(zhuǎn)換器的功耗，因此折疊插值A(chǔ)DC被廣泛應(yīng)用于醫(yī)療儀器、數(shù)字測量儀、通信設(shè)備、衛(wèi)星接收系統(tǒng)以及雷達裝置、消費電子等領(lǐng)域，成為高速ADC領(lǐng)域的研究熱點。本文基于折疊插值結(jié)構(gòu)對分辨率為8位，采樣頻率為500MHz的折疊插值A(chǔ)DC進行了關(guān)鍵電路的設(shè)計。
　　本文首先介紹了高速ADC的研究背景、意義及現(xiàn)狀;然后系統(tǒng)的介紹了ADC的工作原理，并根據(jù)采樣

2、頻率的不同將ADC分為兩類進行分別介紹與舉例，同時給出了ADC的一些重要的性能參數(shù);接著具體介紹了折疊、插值A(chǔ)DC的工作原理及實現(xiàn)方式并給出了本文的設(shè)計思想，同時詳細的分析了折疊系數(shù)與內(nèi)插系數(shù)的選取，最后確定了系統(tǒng)的整體結(jié)構(gòu)?？紤]到折疊技術(shù)可以減少比較器的使用數(shù)目，而插值技術(shù)可以減少預(yù)放大器的使用數(shù)目，兩者形成的折疊插值結(jié)構(gòu)可以用更少的功耗和面積保證ADC的高速特性，本文最終采用4個折疊系數(shù)為8的折疊器并聯(lián)，并使用內(nèi)插系數(shù)為8的插值電路

3、來共同完成低5位的轉(zhuǎn)換，同時高3位的轉(zhuǎn)換采用全并行結(jié)構(gòu)。另外，本文的整體電路采用的是全差分結(jié)構(gòu)，該結(jié)構(gòu)可以抑制共模噪聲，減小電荷注入效應(yīng)，同時也可以提高輸入信號的動態(tài)范圍。
　　本文在關(guān)鍵電路設(shè)計部分給出了基準電壓電路、預(yù)放大電路、折疊電路、插值電路、比較器電路與數(shù)字編碼電路等的具體設(shè)計，并給出了相應(yīng)的仿真結(jié)果?？紤]到預(yù)放大器的功能是產(chǎn)生攜帶過零點信息的信號，將預(yù)放大器設(shè)計為兩級電路，第一級用來產(chǎn)生過零點，第二級用來提高信號增益;

4、設(shè)計了一種高速、高精度及低功耗的比較器電路，仿真驗證其失調(diào)電壓僅1.5mV;在數(shù)字編碼電路部分設(shè)計了可以提高轉(zhuǎn)換精度的糾錯電路等。
　　最終，本文采用TSMC0.18μm CMOS工藝，在采樣頻率為500MHz，電源電壓為1.8V的條件下，使用Cadence的Spectre工具對輸入信號頻率為212.89MHz的正弦波進行仿真驗證。結(jié)果表明，該折疊插值A(chǔ)DC的SNR達到45.88dB，SNDR達到44.19dB，ENOB達到7.3