10-bit高速折疊插值A-D轉(zhuǎn)換器關鍵電路設計.pdf

1、隨著數(shù)字信號處理技術性能的不斷提升，數(shù)字示波器、軟件無線電以及無線通信基站等電子系統(tǒng)對于高速、高精度A/D轉(zhuǎn)換器的需求日益迫切。折疊插值A/D轉(zhuǎn)換器通過采用折疊電路和插值電路，繼承了快閃型A/D轉(zhuǎn)換器的高速性能，并減少了比較器的數(shù)目，成為高速高精度A/D轉(zhuǎn)換器領域的研究熱點。
　　本論文首先分析傳統(tǒng)8bit折疊插值A/D轉(zhuǎn)換器的原理，研究參考電壓產(chǎn)生電路、預放大器、折疊電路和插值電路的原理以及非理想因素。在此基礎上，研究設計10位

2、、500MHz折疊插值A/D轉(zhuǎn)換器的關鍵電路，轉(zhuǎn)換器整體結(jié)構采用六級級聯(lián)的流水線結(jié)構，增加電路的預處理時間，提高整體量化通路的采樣率。研究設計A/D轉(zhuǎn)換器量化通路中的參考電壓產(chǎn)生電路、預放大器、折疊電路、插值電路、平均電阻網(wǎng)絡及比較器。參考電壓產(chǎn)生電路采用LDO結(jié)構具有穩(wěn)定基準參考電壓值的作用，在預放大器設計中，采用平均電阻網(wǎng)絡以減小預放大器的輸出失調(diào)電壓，同時遞增預放大器輸入對管的跨導，以調(diào)節(jié)預放大陣列由于輸出電阻不同帶來的增益誤差。

3、在折疊電路設計中，采用兩級級聯(lián)放大器和預復位管技術，減小了倍頻效應對折疊電路性能的影響。插值電路采用3倍插值，減小插值延遲誤差，同時采用不等值電阻減小插值相位誤差。
　　在Cadence環(huán)境下，基于TSMC0.18μm CMOS工藝，采用Spectre軟件對量化通路中的關鍵電路進行仿真驗證，仿真結(jié)果表明:預放大器的3dB帶寬為2.76GHz，滿足性能要求，且預放大陣列產(chǎn)生預期要求的27個基準過零點;折疊電路的3dB帶寬為2.42G