CMOS工藝下高性能低成本頻率綜合器研究與實現(xiàn).pdf

1、頻率綜合器是集成電路中最重要的電路模塊之一。它產(chǎn)生周期性的信號，用來給數(shù)字系統(tǒng)提供時鐘信號，或是給無線、有線的收發(fā)機系統(tǒng)提供實現(xiàn)上下變頻的本振信號。該周期性信號的精確與否，會影響甚至決定整個系統(tǒng)的性能，所以研究設(shè)計高性能的頻率綜合器是十分有必要的。
　　除了性能之外，設(shè)計的成本也同樣應(yīng)該被關(guān)注，因為在硅片上驗證一個設(shè)計所消耗的時間和金錢成本都是相當(dāng)多的。芯片實現(xiàn)的成本主要來自于所占用的面積，然而對于最為常見的PLL頻率綜合器，設(shè)計

2、者們通常卻會采用極占面積的LC振蕩器作為頻率產(chǎn)生單元，而非面積成本較低的環(huán)形振蕩器。究其原因，主要是環(huán)形振蕩器與LC振蕩器巨大的性能差距所致——環(huán)形振蕩器需要消耗近百倍的功耗才能達(dá)到產(chǎn)生相同頻率的LC振蕩器的性能。巨大的性能差異使得LC振蕩器中的電感成為了高性能頻率綜合器的唯一選擇，也成為了實現(xiàn)無電感收發(fā)機系統(tǒng)的最后一個障礙。
　　本論文的主要目標(biāo)就是解決上述問題，即在不使用電感的前提下實現(xiàn)高性能頻率綜合器的設(shè)計。本論文的主要工作

3、從設(shè)計一個諧波注入鎖定環(huán)形振蕩器開始，當(dāng)工作在600MHz時，這個設(shè)計在100kHz和1MHz頻偏處的相位噪聲分別為-120dBc/Hz和-130dBc/Hz，達(dá)到甚至超越了基于LC振蕩器的類似結(jié)構(gòu)的噪聲性能。優(yōu)越的相位噪聲性能主要來自于注入鎖定技術(shù)的應(yīng)用，因為它極大的擴展了等效濾波帶寬從而更多的抑制了振蕩器的噪聲。增大濾波帶寬的方法也是本論文在使用環(huán)形振蕩器情況下達(dá)到優(yōu)秀噪聲性能的主要思路。
　　對于產(chǎn)生時鐘信號的頻率綜合器，系

4、統(tǒng)對它的抖動性能以及輸出頻率調(diào)諧精度的要求一般都不會很苛刻?；谶@個考量本論文實現(xiàn)了一個具有寬頻率輸出范圍的、可簡單復(fù)用的時鐘產(chǎn)生電路的IP核。在CMOS180nm工藝實現(xiàn)的IP核只占用了0.078mm2的芯片面積，可以輸出50至600MHz的不同頻率時鐘，同時保持系統(tǒng)本身的穩(wěn)定、輸出的低抖動以及50％占空比。這個IP核一定程度上避免了為不同頻率的應(yīng)用定制化設(shè)計一個時鐘產(chǎn)生電路的需求。
　　在產(chǎn)生本振信號的頻率綜合器中，通常人們會

5、采用△∑調(diào)制器以實現(xiàn)輸出的精細(xì)可調(diào)。但是△∑調(diào)制器所引入的量化噪聲會限制我們選取大的環(huán)路濾波帶寬，與前述的基本思想不符。更重要的是，近年來能實現(xiàn)高濾波帶寬的先進頻率綜合器結(jié)構(gòu)，如亞采樣PLL、注入鎖定PLL和倍乘DLL等，在本質(zhì)上都只能工作在整數(shù)模式。本論文提出了一種在參考源路徑上引入相位循環(huán)式的倍頻DTC的結(jié)構(gòu)來解決上述的兩個問題。與常規(guī)DTC設(shè)計不同，相位循環(huán)式的操作使得所提出DTC的增益和范圍都無需校準(zhǔn)，且由于使△∑調(diào)制器工作在高

6、頻，該DTC的量化噪聲問題也得到了緩解。測試結(jié)果顯示，所設(shè)計的DTC的帶內(nèi)相位噪聲可以達(dá)到-120dBc/Hz，并且可以從390MHz以0.3kHz的步長變化至640MHz，量化噪聲在20MHz頻偏以上才有所體現(xiàn)。整個設(shè)計消耗的芯片面積為0.257mm2，功耗為6.3mW。將該DTC理解為一個高頻的可調(diào)振蕩器，它將設(shè)計高性能頻率綜合器這一任務(wù)簡化為了設(shè)計一個常規(guī)的整數(shù)型PLL;而這個整數(shù)型PLL的理論帶寬上限高達(dá)20MHz，足以抑制環(huán)形