HDTV頻率合成器中高性能CMOS可編程分頻器設(shè)計(jì).pdf

1、頻率合成器被廣泛地應(yīng)用在各種通信系統(tǒng)中，以提供高頻譜純度、穩(wěn)定、可編程的本振信號。作為頻率合成器中最重要的模塊之一，可編程分頻器實(shí)現(xiàn)了頻率合成器輸出信號的可編程，它的工作速度決定了頻率合成器輸出信號的最高頻率，它的相位噪聲影響頻率合成器的帶內(nèi)相位噪聲。本文以高清晰電視(HDTV)中數(shù)字有線電視(DVB-c)通信標(biāo)準(zhǔn)為目標(biāo)，系統(tǒng)地研究了其中的可編程分頻器的設(shè)計(jì)與實(shí)現(xiàn)。 本文首先根據(jù)DVB-C標(biāo)準(zhǔn)分析了可編程分頻器的主要性能指標(biāo)，并

2、根據(jù)系統(tǒng)特征選取了可編程分頻器的基本結(jié)構(gòu)。其次以時(shí)序分析為手段，在充分分析比較主要的兩類雙模預(yù)分頻器結(jié)構(gòu)，即基于4/5雙模分頻的預(yù)分頻器和相位開關(guān)雙模預(yù)分頻器的優(yōu)缺點(diǎn)的基礎(chǔ)上，改進(jìn)了基于4/5雙模分頻的16/17雙模預(yù)分頻器結(jié)構(gòu)。此結(jié)構(gòu)消除了該類結(jié)構(gòu)17分頻時(shí)的反饋延遲，提高了工作頻率，并以此作為本文預(yù)分頻器的邏輯結(jié)構(gòu)。接著重點(diǎn)闡述了源耦合邏輯(SCL)單元的延遲模型和設(shè)計(jì)流程，通過延遲模型并結(jié)合工藝參數(shù)，實(shí)現(xiàn)了源耦合邏輯單元電路的設(shè)計(jì)

3、。同時(shí)通過分頻器的動(dòng)態(tài)特性分析，找到了分頻器低頻輸入產(chǎn)生毛刺的原因，并通過輸入緩沖器的設(shè)計(jì)解決了該問題。然后對分頻器相位噪聲模型進(jìn)行了回顧與研究，據(jù)此實(shí)現(xiàn)了大規(guī)模分頻器相位噪聲的評估，并通過PLL行為級建模評估了分頻器相位噪聲對PLL輸出相位噪聲的貢獻(xiàn)。 基于Chartered 0.25<,μ>m 厚柵CMOS工藝完成了可編程分頻器的設(shè)計(jì)、仿真與實(shí)現(xiàn)。測試結(jié)果表明，本文所設(shè)計(jì)的可編程分頻器符合系統(tǒng)對輸入頻率與分頻比的要求，所構(gòu)成