eda課程設(shè)計(jì)---任意波形產(chǎn)生電路設(shè)計(jì)

1、<p><b>　　課程設(shè)計(jì)說明書</b></p><p>　　名稱 任意波形產(chǎn)生電路設(shè)計(jì)　</p><p>　　2011年6月20日至2011年6月24日共1 周</p><p>　　院 　系 電子信息工程系 </p><p>　　班 級(jí) </p><p>

2、;　　姓 名 </p><p><b>　　第一章 緒論</b></p><p>　　電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）技術(shù)以計(jì)算機(jī)為基礎(chǔ)工作平臺(tái)，以微電子技術(shù)為物理基礎(chǔ)，以現(xiàn)代電子技術(shù)設(shè)計(jì)技術(shù)為靈魂，采用計(jì)算機(jī)軟件工具，最終實(shí)現(xiàn)電子系統(tǒng)或?qū)Ｓ眉呻娐返脑O(shè)計(jì)。EDA技術(shù)的使用包括兩類：一類是專用

3、集成電路芯片的設(shè)計(jì)研發(fā)人員；另一類是廣大電子線路設(shè)計(jì)人員。后者并不具備專門的IC深層次的知識(shí)。EDA技術(shù)可簡(jiǎn)單概括為以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，通過硬件描述語言或?qū)⑦壿媹D輸入給相應(yīng)EDA開發(fā)軟件，經(jīng)過編譯和仿真，最終將所設(shè)計(jì)的電路下載到設(shè)計(jì)載體中，從而完成系統(tǒng)設(shè)計(jì)任務(wù)的一門新技術(shù)。</p><p>　　1.1 EDA技術(shù)發(fā)展歷程</p><p>　　伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)

4、設(shè)計(jì)的發(fā)展，EDA技術(shù)經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助工程設(shè)計(jì)和電子設(shè)計(jì)自動(dòng)化三個(gè)發(fā)展階段。</p><p>　　(1)70年代為計(jì)算機(jī)輔助設(shè)計(jì)CAD(ComputerAidedDe-sign)階段。這一階段人們將電子設(shè)計(jì)中涉及到的許多計(jì)算開始用計(jì)算機(jī)程序?qū)崿F(xiàn)。</p><p>　　(2)80年代為計(jì)算機(jī)輔助工程CAE(Computer Aided Engineeirng)階段。這一階段出

5、現(xiàn)了一些繪圖軟件，減輕了設(shè)計(jì)人員的勞動(dòng)。</p><p>　　(3)90年代以來為電子設(shè)計(jì)自動(dòng)化EDA(Electminic Design Automation)階段。這一階段人們借助開發(fā)軟件的幫助，可以將設(shè)計(jì)過程中的許多細(xì)節(jié)問題拋開，而將注意力集中在產(chǎn)品的總體開發(fā)上，提高了設(shè)計(jì)效率，縮短了產(chǎn)品的研制周期，實(shí)現(xiàn)了真正意義上的電子設(shè)計(jì)自動(dòng)化。</p><p>　　1.2 EDA技術(shù)的應(yīng)用&

6、lt;/p><p>　　EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展應(yīng)用，突出表現(xiàn)在以下幾個(gè)方面：</p><p>　　1.在FPGA上實(shí)現(xiàn)DSP應(yīng)用成為可能，用純數(shù)字邏輯進(jìn)行DSP模塊的設(shè)計(jì)，使得高速DSP實(shí)現(xiàn)成為現(xiàn)實(shí)，并有力地推動(dòng)了軟件無線電技術(shù)的實(shí)用化和發(fā)展?；贔PGA的DSP技術(shù)，為高速數(shù)字信號(hào)處理算法提供了實(shí)現(xiàn)途徑。</p><p>　　2.嵌入式處理器軟核

7、的成熟，使得SOPC（System On a Programmable Chip）步入大規(guī)模應(yīng)用階段，在一片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)成為可能。</p><p>　　3.使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。</p><p>　　4.在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言且功能強(qiáng)大的EDA軟件不斷推出。</p><p>　　目前ED

8、A技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。</p><p>　　1.3 EDA技術(shù)的設(shè)計(jì)方法</p><p>　　數(shù)字系統(tǒng)的設(shè)計(jì)可采用不同的方法：一種為由底向上的設(shè)計(jì)方法，也稱傳統(tǒng)的設(shè)計(jì)方法；另一種為自頂向下的設(shè)計(jì)方法，也稱現(xiàn)代的設(shè)計(jì)方法。</p><p>　　由底向

9、上的設(shè)計(jì)方法是傳統(tǒng)的IC和PCB的設(shè)計(jì)方法。采用由底向上的設(shè)計(jì)方法需要設(shè)計(jì)者先定義和設(shè)計(jì) 每個(gè)基本模塊，然后對(duì)這些模塊進(jìn)行連線以完成整體設(shè)計(jì)。在IC設(shè)計(jì)復(fù)雜程度低于10 000門時(shí)，常采用這種設(shè)計(jì)方法，但是隨著設(shè)計(jì)復(fù)雜程度的增加，該方法會(huì)</p><p>　　產(chǎn)生產(chǎn)品生產(chǎn)周期長(zhǎng)、可靠性低、</p><p>　　開發(fā)費(fèi)用高等問題。 </p>

10、<p>　　EDA技術(shù)采用現(xiàn)代的設(shè)計(jì)方法</p><p>　　——自頂向下的設(shè)計(jì)方法。采用自</p><p>　　頂向下技術(shù)進(jìn)行設(shè)計(jì)可分為三個(gè)主</p><p>　　要階段：系統(tǒng)設(shè)計(jì)、系統(tǒng)的綜合優(yōu)</p><p>　　化和系統(tǒng)實(shí)現(xiàn)，各個(gè)階段之間并沒</p><p><b>　　有絕對(duì)的界限。&l

11、t;/b></p><p>　　EDA設(shè)計(jì)流程為：設(shè)計(jì)輸入、</p><p>　　時(shí)序與功能仿真、綜合、適配與下</p><p>　　載。右圖圖1-1是運(yùn)用EDA技術(shù)進(jìn) 圖1-1 EDA技術(shù)數(shù)字 </p><p>　　行數(shù)字系統(tǒng)設(shè)計(jì)的流程圖。 系統(tǒng)設(shè)計(jì)的流程圖

12、 </p><p>　　1.3 數(shù)字系統(tǒng)設(shè)計(jì)</p><p>　　1.3.1 數(shù)字系統(tǒng)設(shè)計(jì)的模型</p><p>　　數(shù)字系統(tǒng)的設(shè)計(jì)就是用規(guī)范的和形式化的方式作出正確的系統(tǒng)邏輯功能的描述，詳細(xì)反映系統(tǒng)的邏輯進(jìn)程和具體的邏輯運(yùn)算操作，并選用具體的電路來實(shí)現(xiàn)所描述的系統(tǒng)邏輯。用于數(shù)字系統(tǒng)設(shè)計(jì)的EDA軟件有3類：—是允許用戶用高級(jí)語言(如C

13、語言)描述數(shù)字系統(tǒng)的邏輯功能，并能自動(dòng)實(shí)現(xiàn)電路的設(shè)計(jì)，這種軟件的自動(dòng)化程度最高；二是允許用戶以邏輯流程圖的方式描述系統(tǒng)的邏輯關(guān)系，軟件自動(dòng)將邏輯流程圖設(shè)計(jì)成數(shù)字電路，這種軟件的自動(dòng)化程度次之：三是要求用戶先以人工方式設(shè)計(jì)出數(shù)字電路，再用電路圖方式或硬件描述語言的方式輸入計(jì)算機(jī)，由EDA軟件作優(yōu)化、仿真等后續(xù)處理。</p><p>　　1.3.2 數(shù)字系統(tǒng)設(shè)計(jì)的基本步驟</p><p>　　

14、數(shù)字系統(tǒng)設(shè)計(jì)的基本步驟有：系統(tǒng)任務(wù)分析，確定邏輯算法，系統(tǒng)劃分，系統(tǒng)邏輯描述，邏輯電路設(shè)計(jì)，仿真、驗(yàn)證，物理實(shí)現(xiàn)。</p><p>　?。?）系統(tǒng)任務(wù)分析：數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。設(shè)計(jì)任務(wù)書可用各種方式提出對(duì)整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語言、邏輯語言描述、邏輯流程圖、時(shí)序圖等。</p><p>　?。?）確定邏輯算法：實(shí)現(xiàn)系統(tǒng)邏輯運(yùn)算的方法稱為邏輯算法，簡(jiǎn)稱算法

15、。一個(gè)數(shù)字系統(tǒng)的邏輯運(yùn)算往往有多種算法，設(shè)計(jì)者的任務(wù)要比較各種算法的優(yōu)劣，取長(zhǎng)補(bǔ)短，從中確定最合理的一種。數(shù)字系統(tǒng)的算法是邏輯設(shè)計(jì)的基礎(chǔ)，算法不同，則系統(tǒng)的結(jié)構(gòu)也不同，算法的合理與否直接影響系統(tǒng)結(jié)構(gòu)的合理性。</p><p>　?。?）系統(tǒng)劃分：當(dāng)算法明確后，應(yīng)根據(jù)算法構(gòu)造系統(tǒng)的硬件框架(也稱為系統(tǒng)框圖)，將系統(tǒng)劃分為若干個(gè)部分，各部分分別承擔(dān)算法中不同的邏輯操作功能。</p><p>　

16、　（4）系統(tǒng)邏輯描述：當(dāng)系統(tǒng)中各個(gè)子系統(tǒng)和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來描述系統(tǒng)的邏輯功能。對(duì)系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程圖表示成與硬件有對(duì)應(yīng)關(guān)系的形式，為下一步的電路級(jí)設(shè)計(jì)提供依據(jù)。</p><p>　?。?）邏輯電路設(shè)計(jì)：電路級(jí)設(shè)計(jì)是指選擇合理的器件及連接關(guān)系以實(shí)現(xiàn)系統(tǒng)邏輯要求。電路級(jí)設(shè)計(jì)的結(jié)果通常采用兩種方式來表達(dá)

17、：電路圖方式和硬件描述語言方式。EDA軟件支持這兩種方式的輸入。</p><p>　?。?）仿真、驗(yàn)證：當(dāng)電路設(shè)計(jì)完成后必須驗(yàn)證設(shè)計(jì)是否正確。在早期，只能通過搭試硬件電路才能得到設(shè)計(jì)的結(jié)果。目前，數(shù)字電路設(shè)計(jì)的EDA軟件都有具有驗(yàn)證(也稱為仿真、電路模擬)的功能，先通過電路驗(yàn)證(仿真)，當(dāng)驗(yàn)證結(jié)果正確后再進(jìn)行實(shí)際電路的測(cè)試。由于EDA軟件的驗(yàn)證結(jié)果十分接近實(shí)際結(jié)果，因此，可極大地提高電路設(shè)計(jì)的效率。</p&

18、gt;<p>　?。?）物理實(shí)現(xiàn)：最終用實(shí)際的器件實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)，用儀表測(cè)量設(shè)計(jì)的電路是否符合設(shè)計(jì)要求?，F(xiàn)在的數(shù)字系統(tǒng)往往采用大規(guī)模和超大規(guī)模集成電路，由于器件集成度高、導(dǎo)線密集，故一般在電路設(shè)計(jì)完成后即設(shè)計(jì)印刷電路板，在印刷電路板上組裝電路進(jìn)行測(cè)試。需要注意的是、印刷電路板本身的物理特性也會(huì)影響電路的邏輯關(guān)系。</p><p>　　1.4 Quartus II 介紹</p>&

19、lt;p>　　Quartus II 是MAX+plus II的升級(jí)版本，是ALTERA公司的第四代開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，編譯快速，器件編程直接、易懂，它能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。Quartus II軟件包的編程器是系統(tǒng)的核心，提供強(qiáng)大的設(shè)計(jì)處理

20、功能，設(shè)計(jì)者可以通過添加特定的約束條件來提高芯片的利用率。</p><p>　　Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。</p><p><b>　　第二章：設(shè)計(jì)要求</b></p><p>　　電路要求可以產(chǎn)生方波、正弦波、三角波，波形的頻率可調(diào)

21、，通過控制開關(guān)控制產(chǎn)生的波形，并通過控制按鍵控制設(shè)計(jì)信號(hào)的頻率，改變頻率的方法可以采用分頻和DDS的原理進(jìn)行控制信號(hào)頻率。并進(jìn)行D/A轉(zhuǎn)換電路與濾波電路的設(shè)計(jì)，通過采用施密特觸發(fā)器對(duì)波形進(jìn)行整形，設(shè)計(jì)一頻率測(cè)量電路對(duì)所產(chǎn)生的頻率進(jìn)行測(cè)量，通過數(shù)碼管顯示出來，并在數(shù)碼管上顯示當(dāng)前的波形代碼。</p><p>　　至少產(chǎn)生的波形如下：</p><p><b>　　第三章：系統(tǒng)的設(shè)計(jì)&

22、lt;/b></p><p><b>　　3.1 設(shè)計(jì)思路</b></p><p>　　采用由底向上的設(shè)計(jì)方法，根據(jù)系統(tǒng)對(duì)硬件的要求詳細(xì)編制技術(shù)規(guī)格書，畫出系統(tǒng)控制流程圖，仔細(xì)分析系統(tǒng)要求達(dá)到的各個(gè)功能，將系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；進(jìn)行各功能模塊的設(shè)計(jì)，運(yùn)用VHDL語言設(shè)計(jì)出各個(gè)功能模塊；在軟件環(huán)境下導(dǎo)出各個(gè)功能框圖，在將各

23、個(gè)模塊按系統(tǒng)要求達(dá)到的功能連接起來，做出系統(tǒng)的原理圖；編譯、調(diào)試完成后，在下載到硬件結(jié)構(gòu)中，進(jìn)行硬件調(diào)試。</p><p>　　（1）提出設(shè)計(jì)說明書，即用自然語言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。</p><p>　?。?）建立VHDL行為模型，這一步是將設(shè)計(jì)說明書轉(zhuǎn)化為VHDL行為模型。</p><p>　?。?）VHDL行為仿真。這一階段可以利用VHDL仿真器

24、（如ModelSim）對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。</p><p>　?。?）VHDL-RTL級(jí)建模。如上所述，VHDL只有部分語句集合可用于硬件功能行為的建模，因此在這一階段，必須將VHDL的行為模型表達(dá)為VHDL行為代碼（或稱VHDL-RTL級(jí)模型）。</p><p>　　（5）前端功能仿真。</p><p><b&

25、gt;　　（6）邏輯綜合。</b></p><p>　　（7）測(cè)試向量生成。這一階段主要是針對(duì)ASIC設(shè)計(jì)的。FPGA設(shè)計(jì)的時(shí)序測(cè)試文件主要產(chǎn)生于適配器。對(duì)ASIC的測(cè)試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對(duì)ASIC的功能測(cè)試。</p><p>　　（8）功能仿真。利用獲得的測(cè)試向量對(duì)ASIC的設(shè)計(jì)系統(tǒng)和子系統(tǒng)的功能進(jìn)行仿真。</p><

26、;p>　?。?）結(jié)構(gòu)綜合。主要將綜合產(chǎn)生的表達(dá)邏輯連接關(guān)系的網(wǎng)表文件，結(jié)合具體的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置，即結(jié)構(gòu)綜合。</p><p>　　（10）門級(jí)時(shí)序仿真。在這一級(jí)中將使用門級(jí)仿真器或仍然使用VHDL仿真器（因?yàn)榻Y(jié)構(gòu)綜合后能同步生成VHDL格式的時(shí)序仿真文件）進(jìn)行門級(jí)時(shí)序仿真，在計(jì)算機(jī)上了解更接近硬件目標(biāo)器件工作的功能時(shí)序。</p><p

27、>　　（11）硬件測(cè)試。這是對(duì)最后完成的硬件系統(tǒng)（如ASIC或FPGA）進(jìn)行檢查和測(cè)試。</p><p><b>　　3.2 設(shè)計(jì)流程</b></p><p>　　1、系統(tǒng)任務(wù)分析：數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。</p><p>　　2、確定邏輯算法：實(shí)現(xiàn)系統(tǒng)邏輯運(yùn)算的方法稱為邏輯算法，簡(jiǎn)稱算法。數(shù)字系統(tǒng)的算法是邏輯設(shè)計(jì)的基礎(chǔ)

28、，算法不同，則系統(tǒng)的結(jié)構(gòu)也不同，算法的合理與否直接影響系統(tǒng)結(jié)構(gòu)的合理性。 3、系統(tǒng)劃分：當(dāng)算法明確后，應(yīng)根據(jù)算法構(gòu)造系統(tǒng)的硬件框架(也稱為系統(tǒng)框圖)，將系統(tǒng)劃分為若干個(gè)部分，各部分分別承擔(dān)算法中不同的邏輯操作功能。 4、系統(tǒng)邏輯描述：對(duì)系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程圖表示成與硬件有對(duì)應(yīng)關(guān)系的形式，為下一步的電路級(jí)設(shè)計(jì)提供依據(jù)。 5、邏輯電路設(shè)計(jì)：電路級(jí)設(shè)計(jì)

29、是指選擇合理的器件及連接關(guān)系以實(shí)現(xiàn)系統(tǒng)邏輯要求。電路級(jí)設(shè)計(jì)的結(jié)果通常采用兩種方式來表達(dá)：電路圖方式和硬件描述語言方式。EDA軟件支持這兩種方式的輸入。 6、仿真、驗(yàn)證：當(dāng)電路設(shè)計(jì)完成后必須驗(yàn)證設(shè)計(jì)是否正確。目前，數(shù)字電路設(shè)計(jì)的EDA軟件都有具有驗(yàn)證(也稱為仿真、電路模擬)的功能，先通過電路驗(yàn)證(仿真)，當(dāng)驗(yàn)證結(jié)果正確后再進(jìn)行實(shí)際電路的測(cè)試。</p><p>　　3.3 設(shè)計(jì)步驟及程序</p>

30、<p>　　分頻模塊 </p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTIT

31、Y fp IS</p><p>　　port(clk:in std_logic; --input 1K Hz</p><p>　　k:in std_logic_vector(3 downto 0);</p><p>　　clko:buffer std_logic); --out 1 hz</p><p><b>　　end fp

32、;</b></p><p>　　architecture a of fp is</p><p>　　signal temp:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk)</p><p

33、><b>　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　if temp<k then</p><p>　　temp<=temp+1;</p><p><b>　　else</b>&

34、lt;/p><p>　　temp<="0000";</p><p>　　clko<=not clko;</p><p>　　end if;end if;</p><p>　　end process;</p><p><b>　　end a;</b></p>

35、<p>　　正弦函數(shù)模塊 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use

36、 ieee.std_logic_unsigned.all;</p><p>　　entity sin is</p><p>　　port(clk4:in std_logic;</p><p>　　k::in integer range 15 downto 0;</p><p>　　dd4:out integer range 255 downt

37、o 0);</p><p><b>　　end sin;</b></p><p>　　architecture dacc of sin is</p><p>　　signal q: integer range 63 downto 0;</p><p><b>　　begin</b></p>

38、;<p>　　process(clk4)</p><p>　　begin </p><p>　　if (clk4'event and clk4='1') then </p><p>　　q<=q+k; </p>&

39、lt;p>　　end if; </p><p>　　end process;</p><p>　　process(q)</p><p><b>　　begin</b></p><p><b>　　case q is</b></p>&l

40、t;p>　　when 00=>dd4<=255; </p><p>　　when 01=>dd4<=254; </p><p>　　when 02=>dd4<=253; when 36=>dd4<=10; </p><p&g

41、t;　　when 03=>dd4<=250; when 37=>dd4<=15; </p><p>　　when 04=>dd4<=245; when 41=>dd4<=47;</p><p>　　when 05=>dd4<=240;

42、 when 38=>dd4<=21;</p><p>　　when 06=>dd4<=234; when 39=>dd4<=29;</p><p>　　when 07=>dd4<=226; when 40=>dd4<=37;</p>

43、;<p>　　when 08=>dd4<=218; when 41=>dd4<=47;</p><p>　　when 09=>dd4<=208; when 42=>dd4<=57;</p><p>　　when 10=>dd4<=198;

44、 when 43=>dd4<=67;</p><p>　　when 11=>dd4<=188; when 44=>dd4<=79;</p><p>　　when 12=>dd4<=176; when 45=>dd4<=90;</p>&l

45、t;p>　　when 13=>dd4<=165; when 46=>dd4<=103;</p><p>　　when 14=>dd4<=152; when 47=>dd4<=115;</p><p>　　when 15=>dd4<=140;

46、 when 48=>dd4<=128</p><p>　　when 16=>dd4<=128; when 49=>dd4<=140;</p><p>　　when 17=>dd4<=115; when 50=>dd4<=165;</p><

47、;p>　　when 18=>dd4<=103; when 51=>dd4<=176;</p><p>　　when 19=>dd4<=90; when 52=>dd4<=188;</p><p>　　when 20=>dd4<=79;

48、 when 53=>dd4<=198;</p><p>　　when 21=>dd4<=67; when 54=>dd4<=208;</p><p>　　when 22=>dd4<=57; when 55=>dd4<=218;</p><

49、;p>　　when 23=>dd4<=47; when 56=>dd4<=226;</p><p>　　when 24=>dd4<=37; when 57=>dd4<=234;</p><p>　　when 25=>dd4<=29;

50、 when 58=>dd4<=240;</p><p>　　when 26=>dd4<=21; when 59=>dd4<=245;</p><p>　　when 27=>dd4<=15; when 60=>dd4<=250;</p><

51、;p>　　when 28=>dd4<=10; when 61=>dd4<=253;</p><p>　　when 29=>dd4<=5; when 62=>dd4<=254;</p><p>　　when 30=>dd4<=2;

52、 when 63=>dd4<=255;</p><p>　　when 31=>dd4<=1; when 63=>dd4<=255;</p><p>　　when 32=>dd4<=0; when others=>null;</p><p&

53、gt;　　when 33=>dd4<=1; end case;</p><p>　　when 34=>dd4<=2; end process;</p><p>　　when 35=>dd4<=5; end dacc;</p><

54、p>　　三角波 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entit

55、y tria is</p><p>　　port(clk3:in std_logic;</p><p>　　k:in integer range 15 downto 0;</p><p>　　dd3:out integer range 255 downto 0);</p><p><b>　　end tria;</b>&

56、lt;/p><p>　　architecture dacc of tria is</p><p>　　signal b:std_logic;</p><p>　　signal c:integer range 255 downto 0;</p><p><b>　　begin</b></p><p>　

57、　process(clk3)</p><p><b>　　begin</b></p><p>　　if (clk3'event and clk3='1') then</p><p>　　if(b='0') then</p><p><b>　　c<=c+k;<

58、/b></p><p>　　if(c>=250) then</p><p><b>　　b<='1';</b></p><p><b>　　end if;</b></p><p>　　elsif(b='1') then</p><

59、p><b>　　c<=c-k;</b></p><p>　　if(c<=1) then</p><p><b>　　b<='0';</b></p><p><b>　　end if;</b></p><p><b>　　end

60、if;</b></p><p><b>　　dd3<=c;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end dacc;</b></p><p>

61、;　　方波 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　u

62、se ieee.std_logic_unsigned.all;</p><p>　　entity square is</p><p>　　port(clk1 : in std_logic;</p><p>　　k:in integer range 15 downto 0;</p><p>　　dd1 : buffer integer rang

63、e 255 downto 0);</p><p>　　end square;</p><p>　　architecture dacc of square is</p><p>　　signal q: integer range 255 downto 0;</p><p><b>　　begin</b></p>

64、<p>　　process(clk1)</p><p><b>　　begin</b></p><p>　　if (clk1'event and clk1='1') then</p><p><b>　　q<=q+k;</b></p><p><b&

65、gt;　　end if;</b></p><p>　　end process;</p><p>　　process(q)</p><p><b>　　begin</b></p><p><b>　　case q is</b></p><p>　　when 0 to

66、 127=>dd1<=255;</p><p>　　when 128 to 255=>dd1<=127;</p><p>　　when others=>null;</p><p><b>　　end case;</b></p><p>　　end process;</p>&l

67、t;p><b>　　end dacc;</b></p><p>　　特殊波形 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_1

68、164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity sintra is</p><p>　　port(clk4:in std_logic;</p><p>

69、;　　k:in integer range 15 downto 0;</p><p>　　dd4:out integer range 255 downto 0);</p><p>　　end sintra;</p><p>　　architecture dacc of sintra is</p><p>　　signal q: integer

70、 range 63 downto 0;</p><p><b>　　begin</b></p><p>　　process(clk4)</p><p><b>　　begin</b></p><p>　　if (clk4'event and clk4='1') then<

71、;/p><p><b>　　q<=q+k;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(q)</p><p><b>　　begin</b></p&

72、gt;<p><b>　　case q is</b></p><p>　　when 00=>dd4<=255; </p><p>　　when 01=>dd4<=254; </p><p>　　when 02=>dd4<=253;

73、 when 36=>dd4<=10; </p><p>　　when 03=>dd4<=250; when 37=>dd4<=15; </p><p>　　when 04=>dd4<=245; when 41=>dd4

74、<=47;</p><p>　　when 05=>dd4<=240; when 38=>dd4<=21;</p><p>　　when 06=>dd4<=234; when 39=>dd4<=29;</p><p>　　when 07=>dd4

75、<=226; when 40=>dd4<=37;</p><p>　　when 08=>dd4<=218; when 41=>dd4<=47;</p><p>　　when 09=>dd4<=208; when 42=>dd4<=

76、57;</p><p>　　when 10=>dd4<=198; when 43=>dd4<=67;</p><p>　　when 11=>dd4<=188; when 44=>dd4<=79;</p><p>　　when 12=>dd4<=

77、176; when 45=>dd4<=90;</p><p>　　when 13=>dd4<=165; when 46=>dd4<=103;</p><p>　　when 14=>dd4<=152; when 47=>dd4<=115;

78、</p><p>　　when 15=>dd4<=140; when 48=>dd4<=128</p><p>　　when 16=>dd4<=128; when 49=>dd4<=140;</p><p>　　when 17=>dd4<=11

79、5; when 50=>dd4<=165;</p><p>　　when 18=>dd4<=103; when 51=>dd4<=176;</p><p>　　when 19=>dd4<=90; when 52=>dd4<=188;&

80、lt;/p><p>　　when 20=>dd4<=79; when 53=>dd4<=198;</p><p>　　when 21=>dd4<=67; when 54=>dd4<=208;</p><p>　　when 22=>dd4<=57

81、; when 55=>dd4<=218;</p><p>　　when 23=>dd4<=47; when 56=>dd4<=226;</p><p>　　when 24=>dd4<=37; when 57=>dd4<=234;&

82、lt;/p><p>　　when 25=>dd4<=29; when 58=>dd4<=240;</p><p>　　when 26=>dd4<=21; when 59=>dd4<=245;</p><p>　　when 27=>dd4<=15

83、; when 60=>dd4<=250;</p><p>　　when 28=>dd4<=10; when 61=>dd4<=253;</p><p>　　when 29=>dd4<=5; when 62=>dd4<=254;&

84、lt;/p><p>　　when 30=>dd4<=2; when 63=>dd4<=255;</p><p>　　when 31=>dd4<=1; when 63=>dd4<=255;</p><p>　　when 32=>dd4<=0;

85、 when others=>null;</p><p>　　when 33=>dd4<=1; end case;</p><p>　　when 34=>dd4<=2; end process;</p><p>　　when 35=

86、>dd4<=5; end dacc;</p><p>　　分頻1Hz </p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p>&

87、lt;p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY fp1HZ IS</p><p>　　PORT(clk:in std_logic; --10M</p><p>　　clk1Hz: buffer STD_LOGIC);</p><p>　　END fp1hz;</

88、p><p>　　ARCHITECTURE one OF fp1hz IS</p><p>　　SIGNAL test: integer range 0 to 6000000;</p><p><b>　　begin</b></p><p>　　process(clk)</p><p><b>

89、;　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　if test<5000000 then</p><p>　　test<=test+1;</p><p><b>　　else</b></p&

90、gt;<p><b>　　test<=0;</b></p><p>　　clk1hz<=not clk1hz;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end proc

91、ess;</p><p><b>　　end one;</b></p><p>　　測(cè)頻模塊 </p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　

92、USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY freq IS</p><p>　　PORT(fsin: in STD_LOGIC;</p><p>　　clk: IN STD_LOGIC; </p><p>　　dout0,dout1,dout2,dout3: OUT

93、STD_LOGIC_VECTOR(3 DOWNTO 0));</p><p><b>　　END freq;</b></p><p>　　ARCHITECTURE one OF freq IS</p><p>　　SIGNAL test_en: STD_LOGIC; </p><p>　　SIGNAL clear

94、: STD_LOGIC; </p><p>　　SIGNAL data: STD_LOGIC_VECTOR(15 DOWNTO 0); </p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk)</p><p><b>　　BEGIN</b><

95、;/p><p>　　IF clk'event AND clk='1' THEN test_en<=NOT test_en;</p><p><b>　　END IF;</b></p><p>　　END PROCESS; </p><p>　　clear<=NOT clk AND NOT

96、test_en;</p><p>　　PROCESS(fsin)</p><p><b>　　BEGIN</b></p><p>　　IF clear='1' THEN data<="0000000000000000";</p><p>　　ELSIF fsin'even

97、t AND fsin='0' </p><p><b>　　THEN</b></p><p>　　IF data(15 DOWNtO 0)="1001100110011001" </p><p>　　THEN data<=data+"0110011001100111";</p&

98、gt;<p>　　elsIF data(11 DOWNtO 0)="100110011001" </p><p>　　THEN data<=data+"011001100111";</p><p>　　ELSIF data(7 DOWNTO 0)="10011001" </p><p>

99、　　THEN data<=data+"01100111";</p><p>　　ELSIF data(3 DOWNTO 0)="1001" </p><p>　　THEN data<=data+"0111";</p><p>　　ELSE data<=data+1;</p>

100、<p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(test_en,data)</p><p><b>　　BEGIN</b></p&g

101、t;<p>　　IF test_en'event AND test_en='0' THEN </p><p>　　dout0<=data(3 downto 0);</p><p>　　dout1<=data(7 downto 4);</p><p>　　dout2<=data(11 downto 8);<

102、/p><p>　　dout3<=data(15 downto 12); </p><p><b>　　END IF; </b></p><p>　　END PROCESS;</p><p><b>　　END one;</b></p><p>　　控制模塊

103、 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.a

104、ll</p><p>　　entity control is</p><p>　　port(sel:in std_logic_vector(1 downto 0);</p><p>　　k0,k1,k2,k3:in integer range 255 downto 0;</p><p>　　qout:out integer range 255

105、 downto 0);</p><p>　　end control;</p><p>　　architecture a of control is</p><p><b>　　begin</b></p><p>　　process(sel,k0,k1,k2,k3)</p><p><b>

106、;　　begin</b></p><p>　　if sel=“00” then 　</p><p><b>　　qout<=k0;</b></p><p>　　elsif sel=“01” then 　</p><p><b>　　qout<=k1;</b><

107、/p><p>　　elsif sel=“10” then 　</p><p><b>　　qout<=k2;</b></p><p>　　elsif sel=“11” then 　</p><p><b>　　qout<=k3;</b></p><p><b

108、>　　end if;</b></p><p>　　end process;</p><p><b>　　end a;</b></p><p>　　電路模塊組成及引腳設(shè)置</p><p>　　3.4.1路模塊組成</p><p><b>　　3.4.2引腳設(shè)置</b

109、></p><p><b>　　硬件實(shí)現(xiàn)及調(diào)試結(jié)果</b></p><p>　　下載編譯成功后，定義芯片管腳，開關(guān)K1、K2、K3控制分頻系數(shù)，K14、K15為Sel選擇信號(hào)，Sel=00時(shí)為正弦波，Sel=01時(shí)為三角波，Sel=10時(shí)為方波，Sel=11時(shí)為特殊波形。將示波器連接到硬件上，觀察輸出波形。</p><p>　　第四章

110、課程設(shè)計(jì)總結(jié)</p><p>　　通過這次課程設(shè)計(jì)，我受益匪淺。我們不僅鞏固了課上學(xué)到的知識(shí)，提高了我們實(shí)際動(dòng)手的能力，而且了解到理論聯(lián)系實(shí)際和團(tuán)結(jié)協(xié)作的重要性。同時(shí)我們也意識(shí)到在以后的學(xué)習(xí)和生活中要始終保持一絲不茍的態(tài)度，杜絕馬虎的態(tài)度，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說

111、得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。</p><p>　　通過本次設(shè)計(jì)，增加自己的理論知識(shí)，系統(tǒng)的了解了波形發(fā)生器的設(shè)計(jì)流程，尤其是硬、軟件的設(shè)計(jì)方法，掌握了波形發(fā)生器的基本功能及編程方法，掌握了它的一般原理，也進(jìn)一步掌握了QuartusⅡ的使用。而且也開拓了思路，鍛煉了實(shí)踐動(dòng)手能力，提高了分工協(xié)作能

112、力和分析問題，解決問題的能力，達(dá)到了本次課程設(shè)計(jì)的目的。</p><p>　　此次任意波形發(fā)生器的設(shè)計(jì),給我留下深刻的印象。我會(huì)在以后的學(xué)習(xí)、生活中磨練自己，使自己能夠滿足社會(huì)的需求。同時(shí)，我非常感謝張老師的指導(dǎo)，在她的細(xì)心講解下，我順利的完成的此次任意波形發(fā)生器的課程設(shè)計(jì)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[

113、1] 江國(guó)強(qiáng) EDA技術(shù)與應(yīng)用 北京：電子工業(yè)出版社，2005</p><p>　　[2]孫加存 電子設(shè)計(jì)自動(dòng)化 西安：西安電子科技大學(xué)出版社 2008</p><p>　　[3] 林明權(quán)，等 VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例 北京：電子工業(yè)出版社，2005</p><p>　　[4] 焦素敏 EDA應(yīng)用技術(shù) 北京：清華大學(xué)出版社，2005</p>