eda課程設(shè)計--任意波形發(fā)生器

1、<p><b>　　E</b></p><p><b>　　D</b></p><p><b>　　A</b></p><p><b>　　大</b></p><p><b>　　作</b></p><p

2、><b>　　業(yè)</b></p><p><b>　　學(xué)院：電子信息學(xué)院</b></p><p>　　專業(yè)：通信專業(yè)102班</p><p><b>　　姓名： </b></p><p><b>　　學(xué)號： </b></p><p

3、><b>　　EDA技術(shù)概述</b></p><p>　　EDA是電子設(shè)計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而來的。EDA技術(shù)是以計算機為工具，根據(jù)硬件描述語言HDL（ Hardware Description langua

4、ge）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與

5、給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標器件FPGA/CPLD相映射的網(wǎng)表文件。</p><p>　　任意波形信號發(fā)生器的概述</p><p>　　隨著信息科技的發(fā)展，波形發(fā)生器在科技社會等多個領(lǐng)域發(fā)揮著越來越重要作用。采用EDA技術(shù)利用MAX+PLUSII軟件平臺,設(shè)計的多功能波形發(fā)生器系統(tǒng),

6、大大簡化其結(jié)構(gòu),降低成本,提高了系統(tǒng)的可靠性和靈活性。設(shè)計中運用計數(shù)器，數(shù)據(jù)選擇器，對所需的頻率進行選擇和同步。使用宏功能模塊存儲波形。然后多波形進行幅度的選擇。產(chǎn)生滿足需要的不用頻率和幅度的波形。</p><p>　　任意波形產(chǎn)生器構(gòu)成 ：</p><p>　　上圖為任意波形發(fā)生器的構(gòu)成圖，sel為控制波形輸出 。</p><p>　　Kk為分頻模塊，與k步長調(diào)整

7、波形輸出的頻率。輸出8位數(shù)字信號經(jīng)過D/A轉(zhuǎn)換輸出負波形，再經(jīng)過1：1比例反向放大器輸出正向波形，施密特觸發(fā)電路輸出方波然后經(jīng)測頻模塊由數(shù)碼管顯示出頻率。</p><p>　　仿真產(chǎn)生的波形如下：</p><p><b>　　正弦波 </b></p><p>　　三角波 </p><

8、p><b>　　方波</b></p><p><b>　　示波器顯示如下圖：</b></p><p><b>　　方波</b></p><p><b>　　三角波</b></p><p><b>　　正弦波</b></p&

9、gt;<p><b>　　電路模塊組成部分：</b></p><p><b>　　分頻模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_A

10、RITH.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY CT74161 IS</p><p>　　PORT(clk : IN STD_LOGIC;</p><p>　　clk_div2 : OUT STD_LOGIC;</p><p>

11、　　clk_div4 : OUT STD_LOGIC;</p><p>　　clk_div8 : OUT STD_LOGIC;</p><p>　　clk_div16 : OUT STD_LOGIC);</p><p>　　END CT74161;</p><p>　　ARCHITECTURE rtl OF CT74161 IS</p&

12、gt;<p>　　SIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk)</p><p><b>　　BEGIN</b></p><p>　　IF (clk&

13、#39;EVENT AND clk='1') THEN</p><p>　　IF(count="1111") THEN </p><p>　　Count <= (OTHERS =>'0');</p><p><b>　　ELSE</b>&l

14、t;/p><p>　　Count <= count +1;</p><p><b>　　END IF ;</b></p><p><b>　　END IF ;</b></p><p>　　END PROCESS;</p><p>　　clk_div2 <= count

15、(0);</p><p>　　clk_div4 <= count(1);</p><p>　　clk_div8 <= count(2);</p><p>　　clk_div16 <= count(3);</p><p><b>　　END rtl;</b></p><p><

16、;b>　　頻率選擇模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity tiaopin is</p><p>　　port(s1,s0: in std_logic;</p><p>

17、　　a,b,c,d: in std_logic;</p><p>　　y: out std_logic);</p><p>　　end tiaopin;</p><p>　　architecture one of tiaopin is</p><p>　　signal s: std_logic_vector(1 downto 0);</

18、p><p>　　signal y_temp: std_logic;</p><p><b>　　begin</b></p><p><b>　　s<=s1&s0;</b></p><p>　　process(s1,s0,a,b,c,d)</p><p><b&

19、gt;　　begin</b></p><p><b>　　case s is</b></p><p>　　when "00"=>y_temp<=a;</p><p>　　when "01"=>y_temp<=b;</p><p>　　when &

20、quot;10"=>y_temp<=c;</p><p>　　when "11"=>y_temp<=d;</p><p>　　when others=>y<='X';</p><p><b>　　end case;</b></p><p>

21、　　end process;</p><p>　　y<=y_temp;</p><p><b>　　end one;</b></p><p><b>　　波形選擇模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_

22、logic_1164.all;</p><p>　　entity DECODER is</p><p>　　port(a0,a1,a2,s0,s1,s2:in std_logic;</p><p>　　y0,y1,y2,y3,y4,y5,y6,y7:out std_logic);</p><p>　　end DECODER;</p>

23、;<p>　　architecture ymq of DECODER is</p><p>　　signal a:std_logic_vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　a<=a2&a1&a0;</p><p>　

24、　process(a,s0,s1,s2)</p><p>　　variable y:std_logic_vector(7 downto 0);</p><p><b>　　begin</b></p><p>　　if(s2='0' and s1='0' and s0='1')then</p&

25、gt;<p><b>　　case a is</b></p><p>　　when"000"=>y:="11111110";</p><p>　　when"001"=>y:="11111101";</p><p>　　when"0

26、10"=>y:="11111011";</p><p>　　when"011"=>y:="11110111";</p><p>　　when"100"=>y:="11101111";</p><p>　　when"101"

27、;=>y:="11011111";</p><p>　　when"110"=>y:="10111111";</p><p>　　when"111"=>y:="01111111";</p><p>　　when others=>y:="

28、XXXXXXXX";</p><p><b>　　end case;</b></p><p><b>　　else</b></p><p>　　y:="11111111";</p><p><b>　　end if;</b></p>

29、<p><b>　　y0<=y(0);</b></p><p><b>　　y1<=y(1);</b></p><p><b>　　y2<=y(2);</b></p><p><b>　　y3<=y(3);</b></p><

30、p><b>　　y4<=y(4);</b></p><p><b>　　y5<=y(5);</b></p><p><b>　　y6<=y(6);</b></p><p><b>　　y7<=y(7);</b></p><p>

31、;　　end process;</p><p><b>　　end ymq;</b></p><p><b>　　輸出波形選擇模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p&

32、gt;　　use ieee.std_logic_unsigned.all;</p><p>　　entity lpm is</p><p>　　port (s1,s2,s3:in std_logic;</p><p>　　a,b,c,d,e,f,g,h:in std_logic_vector(7 downto 0);</p><p>　　z:

33、out std_logic_vector(7 downto 0));</p><p><b>　　end lpm;</b></p><p>　　architecture one of lpm is</p><p>　　signal s:std_logic_vector(2 downto 0);</p><p><b

34、>　　begin</b></p><p>　　s<=s3&s2&s1;</p><p>　　process (s1,s2,s3,a,b,c,d,e,f,g,h)</p><p><b>　　begin</b></p><p><b>　　case s is</b&g

35、t;</p><p>　　when "000"=>z<=a;</p><p>　　when "001"=>z<=b;</p><p>　　when "010"=>z<=c;</p><p>　　when "011"=>z&

36、lt;=d;</p><p>　　when "100"=>z<=e;</p><p>　　when "101"=>z<=f;</p><p>　　when "110"=>z<=g;</p><p>　　when "111"=&g

37、t;z<=h;</p><p>　　when others=>null ;</p><p><b>　　end case;</b></p><p>　　end process;</p><p><b>　　end one;</b></p><p><b>

38、;　　幅度控制模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity tiaofu is</p><p>　　port(a,b,c: in std_logic;</p><p>　　sel:

39、 out std_logic_vector(2 downto 0));</p><p>　　end tiaofu;</p><p>　　architecture three of tiaofu is</p><p><b>　　begin </b></p><p>　　sel<=a&b&c;<