eda課程設(shè)計報告--音樂發(fā)生器設(shè)計

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文檔簡介

1、　　音樂發(fā)生器設(shè)計　　目錄　　一：設(shè)計任務與要求……………………………………………3　　二：總體框圖…………………………………………………3　　三：選擇器件………………

2、…………………………………4　　四：功能模塊………………………………………………5　　1：Songer模塊………………………………………………6　　1)music模塊（程序）…………………………………9　　2）NoteTabs模塊（程序仿真圖）……………………6<

3、/p>　　3）ToneTaba模塊（程序仿真圖）……………………7　　4）Speakera模塊（程序仿真圖）……………………9　　2：div模塊（程序仿真圖）………………………………12　　3：七段譯碼器模塊（程序）………………………………14<p&

4、gt;　　五：總體設(shè)計電路圖……………………………………………1 　　1.頂層設(shè)計VHDL描述songer模塊………………………16　　2.頂層文件的仿真結(jié)果…………………………………………　　3.管腳分配圖…………………………………………<p&

5、gt;　　4.EDA硬件驗證…………………………………………　　六：心得體會……………………………………19　　七：參考資料…………………………………………………21　　前言　　樂曲演奏廣泛用于自動答錄裝置、手機鈴聲、集團

6、電話、及智能儀器儀表設(shè)備。實現(xiàn)方法有許多種，在眾多的實現(xiàn)方法中，以純硬件完成樂曲演奏，隨著FPGA集成度的提高，價格下降，EDA設(shè)計工具更新?lián)Q代，功能日益普及與流行，使這種方案的應用越來越多。如今的數(shù)字邏輯設(shè)計者面臨日益縮短的上市時間的壓力，不得不進行上萬門的設(shè)計，同時設(shè)計者不允許以犧牲硅的效率達到保持結(jié)構(gòu)的獨特性。使用現(xiàn)今的EDA軟件工具來應付這些問題，并不是一件簡單的事情。FPGA預裝了很多已構(gòu)造好的參數(shù)化庫單元LPM器件。通過引入

7、支持LPM的EDA軟件工具，設(shè)計者可以設(shè)計出結(jié)構(gòu)獨立而且硅片的使用效率非常高的產(chǎn)品。本文介紹在EDA開發(fā)平臺上利用VHDL語言設(shè)計數(shù)控分頻器電路，用數(shù)控分頻的原理設(shè)計音樂硬件演奏電路，并定制LPM-ROM存儲音樂數(shù)據(jù)，以《揮著翅膀的女孩兒》《菊花臺》樂曲為例，將音樂數(shù)據(jù)存儲到LPM-ROM，就達到了以純硬件的手段來實現(xiàn)樂曲的演奏效果。只要修改LPM-ROM所存儲的音樂數(shù)據(jù)，將其換成其他樂曲的音樂數(shù)據(jù)，再重新定制LPM-ROM，連接到程序

8、中就可以實現(xiàn)其它樂曲的演奏。　　一：設(shè)計任務與要求（1）利用數(shù)控分頻器設(shè)計硬件樂曲演奏電路。（2）利用給定的音符數(shù)據(jù)定制ROM“music”。（3）設(shè)計乘法器邏輯框圖，并在QuartusII上完成全部設(shè)計。（4）與演奏發(fā)音相對應的簡譜碼輸出在數(shù)碼管上顯示。　　設(shè)計方案 <p&

9、gt;　　方案一：利用純硬件電路完成樂曲演奏。　　方案二：利用FPGA來實現(xiàn)樂曲演奏電路。分成各個模塊來完成演奏樂曲的任務。　　方案對比　　與利用EDA技術(shù)來實現(xiàn)音樂演奏相比較，純硬件電路要復雜的多，而且不能在中途查看是否正確。不如選擇EDA 來實現(xiàn)音樂演奏。</p&g

10、t;　　二：總體框圖　　圖1-電路原理框圖 　　三：選擇器件　　1.EP1C12Q240C8芯片及相應的連接設(shè)備　　2.計

11、算機　　3.EDA技術(shù)試驗箱　　四：功能模塊　　該主系統(tǒng)由三個模塊：Songer.vhd、div.vhd、SEG7.Vhd(7段譯碼器)組成。　?、偈紫榷ㄖ芐onger.Vhd，此模塊包括3個小模塊，分別是Note

12、Tabs模塊，ToneTaba模塊，Speakera模塊，此外，我們還需建立一個名為“music”的LPM_ROM模塊與NoteTabs模塊連接。　?、诟鶕?jù)給出的乘法器邏輯原理圖及其模塊的VHDL描述在QUARTUS2上完成設(shè)計。　?、弁瓿删幾g，綜合，仿真，管腳分配，編程下載。　　1．對于模塊NoteTabs的功

13、能描述：該模塊的功能就是定義音符數(shù)據(jù)ROM“music”隨著該模塊中的計數(shù)器控制時鐘頻率速率作加法計數(shù)時，即地址值遞增時，音符數(shù)據(jù)ROM中的音符數(shù)據(jù)。將從ROM中通過ToneIndex[4..0]端口輸向ToneTaba模塊，演奏《揮著翅膀的女孩兒》《菊花臺》。在該模塊中設(shè)置了一個8位二進制計數(shù)器（計數(shù)最大值為197），作為音符數(shù)據(jù)ROM的地址發(fā)生器。這個計數(shù)器的計數(shù)頻率為4Hz，即每一計數(shù)值的停留時間為0.25秒，恰為當全音符設(shè)為1秒

14、時，四四拍的4分音符持續(xù)時間。　　2．對于模塊ToneTaba，是樂曲簡譜碼對應的分頻預置數(shù)查找表電路，其中設(shè)置了樂曲的全部音符所對應的分頻置數(shù)，每一音符的停留時間由音樂節(jié)拍和音調(diào)發(fā)生器模塊NoteTabs的CLK的輸入頻率決定，這些值由對應于ToneTaba的4位輸入值Index[4..0]確定，最多有16種可選值。輸向ToneTaba中Index[4..0]的值ToneIndex[4..0]

15、的輸出值與持續(xù)的時間由模塊NoteTabs決定。　　3．模塊Speakera是一個數(shù)控分頻器，音符的頻率可由此模塊獲得。由CLK端輸入一具有較高頻率的信號，通過Speakera分頻后由SPKOUT輸出。由于直接從數(shù)控分頻器中出來的輸出信號是脈寬極窄的脈沖式信號。為了利用驅(qū)動揚聲器，需加一個D觸發(fā)器以均衡其占空比，頻率將是原來的1/2。Speakera對CLK輸入信號的分頻比由預置數(shù)Tone決定。

16、SPKOUT的輸出頻率將決定每一音符的音調(diào)。　　4. SEG7 模塊是一個七段譯碼器，作用是在硬件上顯示音頻的高低，用0到7分別對應空節(jié)拍、do、ri、mi、fa、suo、la、xi，高音時，LED亮，數(shù)碼管顯示對應數(shù)字。　　1．對于模塊songer?！稉]著翅膀的女孩兒》《菊花臺》樂譜如下：

17、LPM_ROM模塊　　定義音符數(shù)據(jù)ROM“music”。 Music模塊存放樂曲中的音符數(shù)據(jù)，它是利用LPM-ROM來實現(xiàn)的，將樂譜中相應的音符放在一個連續(xù)的地址上。它首先是編寫音符數(shù)據(jù)文件，將樂譜中相應的音符存放在一個連續(xù)的地址上。因為1拍的時間定為1秒，提供的是4Hz的時鐘頻率（即1/4拍的整數(shù)倍），則需將這個音符存儲在相應次數(shù)的連續(xù)幾個地址上。然后對音符數(shù)據(jù)進行ROM定

18、制。　　隨著NoteTabs中的計數(shù)器按時鐘頻率速度作加法計數(shù)時，音符數(shù)據(jù)將從ROM中通過ToneIndex端口輸向ToneTaba模塊。　　2）NoteTabs模塊的程序：　　library ieee;　　use ieee.std_logic_1164.all;<

19、/p>　　use ieee.std_logic_unsigned.all;　　entity NoteTabs is 　　port (clk : in std_logic;　　ToneIndex : out std_logic_vector(4 downto 0));

20、　　end;　　architecture one of NoteTabs is 　　component MUSIC　　PORT(　　address: IN STD_LOG

21、IC_VECTOR (7 DOWNTO 0);　　clock: IN STD_LOGIC ;　　q: OUT STD_LOGIC_VECTOR (4 DOWNTO 0)　　);　　END component;

22、;　　signal Counter : std_logic_vector(7 downto 0);　　begin　　CNT8 : process(clk,Counter)　　begin<

23、p>　　if Counter=138 then Counter<="00000000";　　elsif (clk'event and clk='1') then Counter<=Counter+1;end if;　　end process;　　u1:

24、 MUSIC port MAP (address=>Counter,q=>ToneIndex,clock=>clk);　　end;　　其仿真波形如下：　　3) 對于模塊ToneTaba<p&

25、gt;　　ToneTaba是樂曲簡譜碼對應的分頻預置數(shù)查表電路。 　　以下為ToneTaba的模塊程序：　　library ieee;　　use ieee.std_logic_1164.all;　　entity ToneTaba is</p&

26、gt;　　port( Index : in std_logic_vector(4 downto 0);　　CODE : out std_logic_vector(3 downto 0);　　HIGH : out std_logic;　　Tone : out std_logic_vector(

27、10 downto 0));　　end;　　architecture one of ToneTaba is 　　begin　　Search: process(Index)&

28、lt;p>　　begin　　case Index is 　　when "00000" => Tone<="11111111111";CODE<="0000";HIGH<='0'; --2047

29、　　when "00001" => Tone<="01100000101";CODE<="0001";HIGH<='0'; --773　　when "00010" => Tone<="01110010000";CODE<

30、;="0010";HIGH<='0'; --912　　when "00011" => Tone<="10000001100";CODE<="0011";HIGH<='0'; --1036　　when "0

31、0101" => Tone<="10010101101";CODE<="0101";HIGH<='0'; --1197　　when "00110" => Tone<="10100001010";CODE<="0110";HIGH&

32、lt;='0'; --1290　　when "00111" => Tone<="10101011100";CODE<="0111";HIGH<='0'; --1372　　when "01000" => Tone&l

33、t;="10110000010";CODE<="0001";HIGH<='1'; --1410　　when "01001" => Tone<="10111001000";CODE<="0010";HIGH<='1'; --1480

34、　　when "01010" => Tone<="11000000110";CODE<="0011";HIGH<='1'; --1542　　when "01011" => Tone<="11000101011&qu

35、ot;;CODE<="0100";HIGH<='1'; --1579　　when "01100" => Tone<="11001010110";CODE<="0101";HIGH<='1'; --1622

36、when "01101" => Tone<="11010000100";CODE<="0110";HIGH<='1'; --1668　　when "01110" => Tone<="11010110101";CODE<="0111

37、";HIGH<='1'; --1717　　when "01111" => Tone<="11011000000";CODE<="0001";HIGH<='1'; --1728　　when "10000"

38、=> Tone<="11011101010";CODE<="0010";HIGH<='1'; --1770　　when "10001" => Tone<="11100000111";CODE<="0011";HIGH<='1&

39、#39;; --1799　　when others=>NULL;　　end case;　　end process;　　end;　　該模塊的波形圖為：</b

40、>　　4) 對于Speakera模塊　　音符的頻率是由該模塊獲得　　音符頻率的獲得：多個不同頻率的信號可通過對某個基準頻率進行分頻器獲得。該程序選取750KHz的基準頻率。由于現(xiàn)有的高頻時鐘脈沖信號的頻率為12MHz，需對其進行16分頻，才能獲得750KHz的基準頻率。對基準頻率分頻后的輸出信號是一些脈寬極

41、窄的尖脈沖信號。為提高輸出信號的驅(qū)動能力，以使揚聲器有足夠的功率發(fā)音，需要再通過一個分頻器(D觸發(fā)器)將原來的分頻器的輸出脈沖均衡為對稱方波，這時的頻率將是原來的1/2，即為375KHz。　　各個音符的頻率及其對應的分頻系數(shù)（基準頻率375KHz）　　Speakera的模塊程序：　　library ieee;&l

42、t;/p>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity speakera is　　port(clk:in std_logic;　　tone:in

43、 std_logic_vector(10 downto 0);　　spks:out std_logic);　　end;　　architecture one of speakera is　　signal preclk,fullspks:

44、std_logic;　　begin　　divideclk:process(clk)　　variable count4:std_logic_vector(3 downto 0);　　begin<

45、;/p>　　preclk<='0';　　if count4>11 then preclk<='1';count4:="0000";　　elsif clk'event and clk='1' then count4:=count4+1;

46、　　end if;　　end process;　　genspks:process(preclk,tone)　　variable count11:std_logic_vector(10 downto 0);<

47、;p>　　begin　　if preclk'event and preclk='1' then 　　if count11="11111111111"then count11:=tone; fullspks<='1';<

48、;p>　　else count11:=count11+1;fullspks<='0';end if;　　end if;　　end process;　　delayspks:process(fullspks)

49、　variable count2 :std_logic;　　begin　　if fullspks'event and fullspks ='1' then count2:=not count2;　　if count2='1' then

50、spks<='1';　　else spks<='0';end if;　　end if;　　end process;　　end;&

51、lt;p>　　speakera的仿真圖如下：　　2.div模塊　　由于我們所使用的硬件設(shè)備不能滿足我們所需要的兩個CLK輸出的頻率，所以我們使用一個分頻器來實現(xiàn)把一個50MHz的晶體振蕩頻率分成一個12MHz，一個8Hz兩個分頻率，再把兩個頻率分別給所需的兩個模塊，div模塊的程序：&l

52、t;p>　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　ENTITY div IS　　PORT(

53、;　　clk :IN STD_LOGIC; 　　CLK12MHz,CLK8Hz: OUT std_logic);　　END div;　　ARCHITECTURE one of div is

54、begin　　nana:process(clk)　　variable cnt:integer range 0 to 2;　　variable tmp:std_logic;　　begin<

55、;p>　　if(clk'event and clk='1')then　　if cnt>=1 then　　cnt:=0;　　tmp:=not tmp;　　else

56、　　cnt:=cnt+1;　　end if;　　end if;　　CLK12MHz<=tmp;　　end process nana;</p&g

57、t;　　nbnb:process(clk)　　variable cnt:integer range 0 to 3125000;　　variable tmp:std_logic;　　begin　　if(clk

58、9;event and clk='1')then　　if cnt>=3124999 then　　cnt:=0;　　tmp:=not tmp;　　else

59、　　cnt:=cnt+1;　　end if;　　end if;　　CLK8Hz<=tmp;　　end process nbnb;

60、　　end one;　　此程序的仿真圖為：　?。ㄓ捎贑LK8Hz過于小，所以在仿真圖中看不到）　　3.七段數(shù)碼管模塊　　此部分程序應用我們前面用過的SEG7模

61、塊即可實現(xiàn)，程序為：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　ENTITY SEG7 IS　　PORT(num

62、:IN std_logic_vector(3 downto 0);　　A:OUT std_logic;　　B:OUT std_logic;　　C:OUT std_logic;　　D:OUT std_logic;　　E:OUT st

63、d_logic;　　F:OUT std_logic;　　G:OUT std_logic;　　DP:OUT std_logic　　);　　END SEG7;

64、　　ARCHITECTURE fun OF SEG7 IS　　signal led:std_logic_vector(6 downto 0);　　BEGIN　　A<=led(6);　　B

65、<=led(5);　　C<=led(4);　　D<=led(3);　　E<=led(2);　　F<=led(1);　　G<=led(0);<b&g

66、t;　　DP<='0';　　led<="1111110"when num="0000"else　　"0110000"when num="0001"else　　"1101101&

67、quot;when num="0010"else　　"1111001"when num="0011"else　　"0110011"when num="0100"else　　"1011011"wh

68、en num="0101"else　　"1011111"when num="0110"else　　"1110000"when num="0111"else　　"1111111"when num=

69、"1000"else　　"1111011"when num="1001"else　　"1110111"when num="1010"else　　"0011111"when num="1

70、011"else　　"1001110"when num="1100"else　　"0111101"when num="1101"else　　"1001111"when num="1110&quo

71、t;else　　"1000111"when num="1111";　　END fun;　　五：總體設(shè)計電路圖　　1.頂層設(shè)計VHDL描述 songer 模塊

72、　　Songer模塊就是頂層設(shè)計文件，所有的模塊都由它調(diào)用。　　該Songer模塊的程序為:　　library ieee;　　use ieee.std_logic_1164.all;　　entity Songer is </

73、p>　　port( CLK12MHZ : in std_logic;　　CLK8HZ : in std_logic;　　CODE1 : out std_logic_vector(3 downto 0);　　HIGH1 : out std_logic;<p&

74、gt;　　SPKOUT : out std_logic);　　end;　　architecture one of Songer is 　　component NoteTabs is 　　port (clk : in std_logic

75、;　　ToneIndex : out std_logic_vector(3 downto 0));　　end component;　　component ToneTaba　　port( Index : in std_logic_vector(3 downto 0);<

76、;/p>　　CODE : out std_logic_vector(3 downto 0);　　HIGH : out std_logic;　　Tone : out std_logic_vector(10 downto 0));　　end component;&l

77、t;p>　　component Speakera　　port(clk : in std_logic;　　Tone : in std_logic_vector(10 downto 0);　　SpkS : out std_logic);　　end component;&

78、lt;/p>　　signal Tone : std_logic_vector(10 downto 0);　　signal ToneIndex : std_logic_vector(3 downto 0); 　　begin　　u1:NoteTab

79、s port map (clk=>CLK8HZ,ToneIndex=>ToneIndex);　　u2: ToneTaba port map (Index=>ToneIndex,Tone=>Tone,CODE=>CODE1,HIGH=>HIGH1);　　u3: Speakera port map (clk=>CLK

80、12MHZ,Tone=>Tone,SpkS=>SPKOUT);　　end;　　2.頂層設(shè)計的仿真結(jié)果如下：　　將Songer模塊設(shè)為當前文件，進行編譯，編譯成功.　　頂層文件管腳分配圖如下：<

81、p>　　連線及下載在硬件電路上實現(xiàn)此程序 CLK接50MHz晶振輸入，高音HIGH接IO9，然后再與LED連接，SPKOUT接IO10，然后與揚聲器連接。　　下載頂層文件前，此前必須對ROM進行全局編譯　　六：心得體會 　　課程設(shè)計剛開始的時候，對EDA課程設(shè)計

82、很陌生，也感到很茫然，也非常沒有信心。通過去圖書館查找資料，查閱了，一些相關(guān)技術(shù)書籍，書中通過大量的圖示形象的講解了FPGA技術(shù)。在整整兩個星期的日子里，可以說是非常難熬的，但是可以學到很多東西，同時不僅可以鞏固以前學習過的知識，而且學到了很多課本上沒有的東西。通過這次設(shè)計，進一步加深了對EDA的了解，讓我對它產(chǎn)生了濃厚的興趣。特別是當每一個子模塊編寫、綜合、仿真成功的時候，心里特別開心。但是在編寫頂層文件時遇到了不少問題，特別是各元件

83、之間的連接，以及信號的定義，總是會出錯。在細心的檢查下，終于找出了錯誤，排除錯誤后，程序編譯就通過了。在這之前，產(chǎn)生音樂文件，關(guān)聯(lián)文件，產(chǎn)生器件，連接電路，仿真每一步都不允許有錯誤。哪怕是程序里的一個字母錯了，都會導致程序錯誤。這讓我養(yǎng)成了嚴謹?shù)膶嶒炞黠L。　　通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才

84、能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。　　總的來說，這次設(shè)計的音樂發(fā)生器還是比較成功的，在設(shè)計中遇到了很多問題，最后在老師的辛勤的指導下，終于迎刃而解，有點小小的成就感，終于覺得平時所學的知識有

85、了實用的價值，達到了理論與實際相結(jié)合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。最后，對給過我?guī)椭乃型瑢W和各位指導老師再次表示忠心的感謝！　　七：參考資料　　【1】潘松，黃繼業(yè)。EDA技術(shù)與 VHDL（第三版）.北京：清華大學出版社，2009

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