eda流水燈電路課程設(shè)計(jì)

1、<p>　　課 程 設(shè) 計(jì) 說 明 書</p><p>　　課程設(shè)計(jì)名稱： EDA技術(shù)課程設(shè)計(jì) </p><p>　　題 目： 流水燈電路設(shè)計(jì) </p><p>　　學(xué) 生 姓 名： </p><p>　　專 業(yè)：

2、 信息工程 </p><p>　　學(xué) 號(hào)： </p><p>　　指 導(dǎo) 教 師： </p><p>　　日期：2014年 6月 17 日</p><p>　　摘要:本次設(shè)計(jì)要求采用可編程邏輯器件實(shí)現(xiàn)一個(gè)流水燈控制電

3、路，8個(gè)LED燈能連續(xù)發(fā)出三種不同的流水顯示形式，先是8個(gè)LED燈從左到右依次點(diǎn)亮，左邊亮四個(gè)，右邊亮四個(gè)，最后從中間往兩邊亮、兩邊往中間亮，實(shí)現(xiàn)了燈光的移動(dòng)和閃亮效果，特別是用于夜晚裝飾，可以使我們的生活更為豐富多彩，同時(shí)也發(fā)揮出可編程器件的靈活性特點(diǎn)，可以改動(dòng)電路實(shí)現(xiàn)多種效果。</p><p>　　流水燈是一串按一定的規(guī)律像流水一樣連續(xù)閃亮，流水燈控制是可編程控制器的一個(gè)應(yīng)用，其控制思想在工業(yè)控制技術(shù)領(lǐng)域也同

4、樣適用。流水燈控制可用多種方法實(shí)現(xiàn)，但對(duì)現(xiàn)代可編程控制器而言，基于EDA技術(shù)的流水燈設(shè)計(jì)也是很普遍的。</p><p>　　關(guān)鍵字：EDA,CPLD,LED,狀態(tài)機(jī)；</p><p>　　Abstract: The design requirements by using the programmable logic device implements a water light cont

5、rol circuit, eight LED lights out for three different water display form, The first 8 LED lights lit up sequentially from left to right, the left four bright bright,right four, finally from the middle to both sides, both

6、 sides to the middle of the brightlight, realize the middle of mobile and ablaze effect, especially used for decoration, night can make our life more rich and colorful, also play</p><p>　　Water lamp is a str

7、ing of according to certain rules for shining, like water flowing water light control is a programmable controller, the control application in industrial control technology thought also applies. Water light control metho

8、d can be used DuoZhong, but for modern programmable controller based on the technology for EDA water lamp design also is very common. </p><p>　　Key word: EDA, CPLD, LED, state machine; </p><p>&

9、lt;b>　　目 錄</b></p><p><b>　　1、前言1</b></p><p>　　1.1EDA技術(shù)介紹1</p><p>　　1.2 Verilog HDL簡(jiǎn)介1</p><p>　　2、總體方案設(shè)計(jì)2</p><p>　　2.2 設(shè)計(jì)方案比較2&l

10、t;/p><p>　　2.3 方案論證2</p><p>　　2.4 方案選擇3</p><p>　　3、單元模塊設(shè)計(jì)4</p><p>　　3.1 CPLD系統(tǒng)電路4</p><p>　　3.1.1 時(shí)鐘電路4</p><p>　　3.1.2 JTAG下載電路4</p>

11、;<p>　　3.2 LED燈輸出電路5</p><p>　　3.3 電源模塊電路設(shè)計(jì)5</p><p>　　4、特殊器件的介紹7</p><p>　　4.1 CPLD器件介紹7</p><p><b>　　5、軟件實(shí)現(xiàn)8</b></p><p>　　5.1 軟件設(shè)

12、計(jì)的程序8</p><p>　　6、系統(tǒng)仿真及調(diào)試10</p><p><b>　　6.1仿真10</b></p><p><b>　　6.2 調(diào)試12</b></p><p>　　7.1 設(shè)計(jì)小結(jié)13</p><p>　　7.2 設(shè)計(jì)收獲13</p&g

13、t;<p>　　7.3 致謝14</p><p><b>　　8、參考文獻(xiàn)15</b></p><p>　　附錄一：CPLD中頂層模塊連接圖16</p><p><b>　　1、前言</b></p><p>　　1.1EDA技術(shù)介紹</p><p>　　

14、EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來的。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語言HDL（ Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯

15、和編程下載等工作。 </p><p>　　1.2 Verilog HDL簡(jiǎn)介</p><p>　　Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)

16、字邏輯系統(tǒng)所完成的邏輯功能。Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外

17、，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。這個(gè)語言的敘述之子集合是可合成(synthesizable)。如果在一個(gè)電路設(shè)計(jì)的模組中僅包含可合成的敘述,那么這個(gè)電路設(shè)計(jì)就可以被適當(dāng)?shù)能浖?轉(zhuǎn)換合成為電腦芯片的電路。</p><p><b>　　1.3流水彩燈介紹</b></p><p>　

18、　隨著現(xiàn)在社會(huì)日益變化，人們對(duì)生活質(zhì)量的要求越來越高，在物欲橫流的今天，簡(jiǎn)單呆板的設(shè)計(jì)已經(jīng)不能滿足現(xiàn)在人們的審美要求。而如今在許多場(chǎng)合可以看到彩色霓虹燈，LED彩燈由于其豐富的燈光色彩，低廉的造價(jià)以及控制簡(jiǎn)單等特點(diǎn)而得到廣泛的應(yīng)用，用彩燈裝飾街道和建筑已經(jīng)成為一種時(shí)尚。但是現(xiàn)在大多數(shù)彩燈控制器結(jié)構(gòu)往往很多，電路復(fù)雜，功率消耗過多等缺點(diǎn)。此外，從功能效果，燈亮模式少，且效果單一，缺乏用戶可操作性，影響燈亮效果。而本設(shè)計(jì)采用CPLD芯片，外

19、圍電路簡(jiǎn)單，元件少只要顯示的LED燈和按鍵。與普通LED燈相比，具有體積小，價(jià)格低，低能耗等優(yōu)點(diǎn)。</p><p><b>　　2、總體方案設(shè)計(jì)</b></p><p><b>　　2.1 設(shè)計(jì)內(nèi)容</b></p><p>　　流水燈是一串按一定的規(guī)律像流水一樣連續(xù)閃亮，流水燈控制是可編程控制器的一個(gè)應(yīng)用，其控制思想在工

20、業(yè)控制技術(shù)領(lǐng)域也同樣適用。流水燈控制可用多種方法實(shí)現(xiàn)，但對(duì)現(xiàn)代可編程控制器而言，基于EDA技術(shù)的流水燈設(shè)計(jì)也是很普遍的。要求采用可編程邏輯器件實(shí)現(xiàn)一個(gè)流水燈控制電路，8個(gè)LED燈能連續(xù)發(fā)出三種不同的流水顯示形式，先是8個(gè)LED燈全滅全亮，然后從左到右依次點(diǎn)亮，其次從中間往兩邊亮、兩邊往中間亮，實(shí)現(xiàn)了燈光的移動(dòng)和閃亮效果，特別是用于夜晚裝飾，可以使我們的生活更為豐富多彩，同時(shí)也發(fā)揮出可編程器件的靈活性特點(diǎn)，可以改動(dòng)電路實(shí)現(xiàn)多種效果。<

21、;/p><p>　　2.2 設(shè)計(jì)方案比較</p><p>　　方案一：本方案采用的是CPLD芯片及外圍電路實(shí)現(xiàn)。系統(tǒng)總體構(gòu)成包括最小系統(tǒng)部分、時(shí)鐘輸入、LED燈顯示部分共三個(gè)模塊，工作原理為，時(shí)鐘輸入后，并在CPLD中譯碼輸出，8個(gè)LED燈就流水顯示CPLD中設(shè)置的各種花型。其框圖如圖2-1：</p><p>　　圖2-1 基于CPLD實(shí)現(xiàn)流水燈控制框圖</p

22、><p>　　方案二：由數(shù)電的邏輯器件來實(shí)現(xiàn)流水燈控制電路的設(shè)計(jì)，由555多諧振蕩器提供穩(wěn)定脈沖，74190芯片控制異步并行置入控制端分別構(gòu)成二進(jìn)制加/減計(jì)數(shù)器，74191芯片控制異步并行置入控制端改裝成十一進(jìn)制加/減計(jì)數(shù)器。這里用3個(gè)555多諧振蕩器提供3種頻率達(dá)到分頻效果。74190十進(jìn)制加/減計(jì)數(shù)器一片用來計(jì)數(shù)和輸出信號(hào)通過譯碼器直接輸出控制彩燈，74191改成十一進(jìn)制加/減計(jì)數(shù)器用來達(dá)到10秒間歇1次，間歇時(shí)

23、間為1秒的目的。而控制流速用滑動(dòng)變阻器調(diào)節(jié)電阻來改變輸入脈沖頻率，進(jìn)而改變彩燈流速，其框圖如圖2-2所示：</p><p>　　圖2-2 數(shù)電實(shí)現(xiàn)流水燈控制框圖</p><p><b>　　2.3 方案論證</b></p><p>　　方案一：該方案是使用復(fù)雜可編程邏輯器件的CPLD芯片實(shí)現(xiàn)。實(shí)現(xiàn)起來比較簡(jiǎn)單，一些功能模塊在CPLD里面用V

24、erilog HDL編程實(shí)現(xiàn)，比如分頻器、優(yōu)先編碼器、顯示譯碼器及其控制電路等；并且外圍電路簡(jiǎn)單，元件少，只要顯示的LED燈和按鍵。此方案最大的優(yōu)點(diǎn)在與可以很隨意功能擴(kuò)展，增加LED組數(shù)，修改方便，可以很容易在QuetusII 中仿真系統(tǒng)工作時(shí)序。</p><p>　　方案二：該系統(tǒng)是利用數(shù)字電路中的編碼、譯碼、觸發(fā)器實(shí)現(xiàn)。這種小規(guī)模數(shù)字電路搭建起來比較復(fù)雜。在設(shè)計(jì)中用到的芯片多，控制復(fù)雜，功耗大，在一些小型的設(shè)

25、計(jì)中還可以，電路稍微復(fù)雜，則很難控制其時(shí)序。</p><p><b>　　2.4 方案選擇</b></p><p>　　結(jié)合現(xiàn)代人民生活水平的提升，流水燈的應(yīng)用在各個(gè)領(lǐng)域，如節(jié)日的彩燈，娛樂場(chǎng)所的彩燈，裝飾品等，流水燈整體性能的提升，也對(duì)其各個(gè)部件的性能提出了更高的要求，而且要維護(hù)方便，調(diào)試簡(jiǎn)單，穩(wěn)定性要好，功耗低，結(jié)合本設(shè)計(jì)的要求及綜合以上比較的情況，我們選擇了基

26、于CPLD的流水燈控制電路方案。</p><p><b>　　3、單元模塊設(shè)計(jì)</b></p><p>　　3.1 CPLD系統(tǒng)電路</p><p>　　CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是

27、一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。CPLD器件具有速度快、

28、功耗低、保密性好、程序設(shè)計(jì)靈活、抗干擾能力強(qiáng)、與外圍電路接口方便等特點(diǎn)，越來越多的應(yīng)用于各種工控、測(cè)量、儀器儀表等方面。本系統(tǒng)使用的是ALTERA公司的MAXⅡEPM240。要讓其工作，必須附加時(shí)鐘電路和JTAG下載電路構(gòu)成最小系統(tǒng)。</p><p>　　3.1.1 時(shí)鐘電路</p><p>　　MAXⅡEPM240的時(shí)鐘電路比較簡(jiǎn)單，在其18腳輸入時(shí)鐘信號(hào)即可。本系統(tǒng)采用的20M有源晶振

29、。3.3V電源電壓對(duì)其供電，其原理圖如圖3.1所示：</p><p>　　圖3.1 晶振電路</p><p>　　3.1.2 JTAG下載電路</p><p>　　JTAG下載電路是為MAXⅡEPM240在程序用的，其原理圖如圖3.2所示：</p><p>　　圖3-2 JTAG下載電路</p><p>　　3.2

30、 LED燈輸出電路</p><p>　　8個(gè)LED燈來顯示各種流水的花型，其電路圖如3.3所示：</p><p>　　圖3-3 LED燈輸出電路</p><p>　　3.3 電源模塊電路設(shè)計(jì)</p><p>　　電源電路主要是為系統(tǒng)提供電源，因?yàn)镃PLD是3.3V，故整個(gè)系統(tǒng)用3.3V，用一個(gè)LM7805穩(wěn)壓產(chǎn)生一個(gè)5V電壓，然后通過L

31、M1117降壓為系統(tǒng)需要的標(biāo)準(zhǔn)3.3V。</p><p>　　外接6~8V直流電壓輸入，通過二極管整流，電容C濾波后送入LM7805穩(wěn)壓，一路送入LM1117中降壓，一路送入蜂鳴器提供驅(qū)動(dòng)。原理圖如下圖3.5和3.6所示：</p><p>　　圖3.5 5V電源電路</p><p>　　圖3.6 3.3V電源電路</p><p>　　LM

32、1117是一個(gè)低壓差電壓調(diào)節(jié)器系列。其壓差在1.2V輸出，負(fù)載電流為800mA時(shí)為1.2V。它與國家半導(dǎo)體的工業(yè)標(biāo)準(zhǔn)器件LM317有相同的管腳排列。LM1117有可調(diào)電壓的版本，通過2個(gè)外部電阻可實(shí)現(xiàn)1.25～13.8V輸出電壓范圍。另外還有5個(gè)固定電壓輸出（1.8V、2.5V、2.85V、3.3V和5V）的型號(hào)。LM1117提供電流限制和熱保護(hù)。電路包含1個(gè)齊納調(diào)節(jié)的帶隙參考電壓以確保輸出電壓的精度在±1%以內(nèi)。LM1117

33、系列具有LLP、TO.263、SOT.223、TO.220和TO.252 D.PAK封裝。輸出端需要一個(gè)至少10uF的鉭電容來改善瞬態(tài)響應(yīng)和穩(wěn)定性。</p><p><b>　　4、特殊器件的介紹</b></p><p>　　4.1 CPLD器件介紹</p><p>　　CPLD(Complex Programmable Logic Devi

34、ce)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng). </p><p>　　CPLD主要是由可編程邏輯宏單元(MC，Macro Cell

35、)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。</p><p>　　20世紀(jì)70年代，最早的可編程邏輯器件--PLD誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成

36、（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD只能設(shè)計(jì)小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件--CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測(cè)控設(shè)備等方面。</p><p>　　它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、

37、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。CPLD器件具有速度快、功耗低、保密性好、程序設(shè)計(jì)靈活、抗干擾能力強(qiáng)、與外圍電路接口方便等特點(diǎn)，越來越多的應(yīng)用于各

38、種工控、測(cè)量、儀器儀表等方面。</p><p><b>　　5、軟件實(shí)現(xiàn)</b></p><p>　　通過至頂向下（TOP--DOWN）的設(shè)計(jì)方法，我們對(duì)電路的設(shè)計(jì)要求作了分析，從電路要實(shí)現(xiàn)的功能著手，逐層分析電路設(shè)計(jì)的步驟，再具體到各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)以及各模塊實(shí)現(xiàn)方案的選擇。從本設(shè)計(jì)的電路要求，分析出程序及狀態(tài)圖如下。</p><p>　　5

39、.1 軟件設(shè)計(jì)的程序</p><p>　　module liushuiled(clk20M,reset,z,clk1hz);</p><p>　　input clk20M;</p><p>　　output reg[7:0] z;</p><p>　　output clk1hz;</p><p>　　input re

40、set;</p><p>　　reg[4:0] state; reg[23:0]count;</p><p>　　wire clk1hz;</p><p>　　parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8,s9=9,</p><p>　　s10=10,s11=11,s12=12,

41、s13=13,s14=14,s15=15,s16=16,s17=17,</p><p>　　s18=18,s19=19;</p><p>　　always @(posedge clk20M)</p><p><b>　　begin</b></p><p>　　count<=count+1;</p>&

42、lt;p><b>　　end</b></p><p>　　assign clk1hz=count[5];</p><p>　　always @(posedge clk1hz)</p><p>　　begin if(reset) state<=s0;</p><p>　　else case(state)<

43、;/p><p>　　s0: state<=s1; s1: state<=s2;</p><p>　　s2: state<=s3; s3: state<=s4;</p><p>　　s4: state<=s5; s5: state<=s6;</p><p>　　s6: state<=s7;

44、s7: state<=s8;</p><p>　　s8: state<=s9; s9: state<=s10;</p><p>　　s10: state<=s11; s11:state<=s12;</p><p>　　s12: state<=s13; s13:state<=s14;</p><

45、p>　　s14: state<=s15; s15:state<=s16;</p><p>　　s16: state<=s17; s17:state<=s18;</p><p>　　s18: state<=s19; s19:state<=s0;</p><p>　　default: state<=s0;<

46、;/p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>　　always @ (state)</p><p>　　begin case(state)</p><p>　　s0:z<=8'b10000000;

47、</p><p>　　s1:z<=8'b11000000;</p><p>　　s2:z<=8'b11100000;</p><p>　　s3:z<=8'b11110000;</p><p>　　s4:z<=8'b11111000;</p><p>　　s5:z&

48、lt;=8'b11111100;</p><p>　　s6:z<=8'b11111110;</p><p>　　s7:z<=8'b11111111;</p><p>　　s8:z<=8'b00000000;</p><p>　　s9:z<=8'b11110000;</p&g

49、t;<p>　　s10:z<=8'b00001111;</p><p>　　s11:z<=8'b10000001;</p><p>　　s12:z<=8'b11000011;</p><p>　　s13:z<=8'b11100111;</p><p>　　s14:z<

50、=8'b11111111;</p><p>　　s15:z<=8'b00000000;</p><p>　　s16:z<=8'b00011000;</p><p>　　s17:z<=8'b00111100;</p><p>　　s18:z<=8'b01111110;</p&

51、gt;<p>　　s19:z<=8'b11111111;</p><p>　　default:z<=8'b00000000;</p><p><b>　　endcase;</b></p><p><b>　　end</b></p><p><b>

52、　　endmodule</b></p><p><b>　　6、系統(tǒng)仿真及調(diào)試</b></p><p><b>　　6.1仿真</b></p><p>　　通過QuartusII軟件，進(jìn)行了仿真，其仿真波形如下圖6-1所示：</p><p>　　圖6-1 波形仿真圖</p>

53、<p>　　由設(shè)計(jì)要求可知，本設(shè)計(jì)要求采用可編程邏輯器件實(shí)現(xiàn)一個(gè)流水燈控制電路，8個(gè)LED燈能連續(xù)發(fā)出三種不同的流水顯示形式，先是8個(gè)LED燈從左到右依次點(diǎn)亮，然后左邊亮4個(gè)，右邊亮4個(gè)，最后從中間往兩邊亮、兩邊往中間亮，實(shí)現(xiàn)燈光的移動(dòng)和閃亮效果，從仿真的波形可以看出，實(shí)現(xiàn)了相應(yīng)的功能。</p><p>　　在QuartusII軟件中利用硬件描述語言描述電路后，用RTL Viewers生成的對(duì)應(yīng)的電

54、</p><p><b>　　路圖如6-2所示：</b></p><p>　　圖6-2 用RTL Viewers生成的電路</p><p><b>　　6.2 調(diào)試</b></p><p>　　在QuartusII軟件中，通過對(duì)所設(shè)計(jì)的硬件描述語言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期效果，于是，我們?cè)谠?/p>

55、軟件上進(jìn)行下載配置設(shè)置。調(diào)試過程為在線調(diào)試。在通過調(diào)試中，我們發(fā)現(xiàn)了很多問題，現(xiàn)歸納如下：</p><p>　　在軟件上能實(shí)現(xiàn)仿真的程序不一定在硬件電路上就能運(yùn)行，原因有很多，這里是由于電路中的時(shí)鐘頻率太快，若不增加一個(gè)分頻電路，燈閃爍時(shí)間太快，肉眼無法觀察，故設(shè)計(jì)了一個(gè)20MHZ到1HZ的分頻電路。</p><p>　　由于分頻的運(yùn)算很大，故增加分頻電路后，在QuartusII軟件中則不

56、能進(jìn)行正確的仿真，可以直接將程序下載到電路板上去調(diào)試。</p><p><b>　　7、總結(jié)</b></p><p><b>　　7.1 設(shè)計(jì)小結(jié)</b></p><p>　　通過這次課程設(shè)計(jì)，我拓寬了知識(shí)面，鍛煉了能力，綜合素質(zhì)得到較大提高。而安排課程設(shè)計(jì)的基本目的，是在于通過理論與實(shí)際的結(jié)合、人與人的溝通，進(jìn)一步提

57、高思想覺悟和領(lǐng)悟力。尤其是觀察、分析和解決問題的實(shí)際工作能力。它的一個(gè)重要功能，在于運(yùn)用學(xué)習(xí)成果，檢驗(yàn)學(xué)習(xí)成果。運(yùn)用學(xué)習(xí)成果，把課堂上學(xué)到的系統(tǒng)化的理論知識(shí)，嘗試性地應(yīng)用于實(shí)際設(shè)計(jì)工作，并從理論的高度對(duì)設(shè)計(jì)工作的現(xiàn)代化提出一些有針對(duì)性的建議和設(shè)想。檢驗(yàn)學(xué)習(xí)成果，看一看課堂學(xué)習(xí)與實(shí)際工作到底有多大距離，并通過綜合分析，找出學(xué)習(xí)中存在的不足，以便為完善學(xué)習(xí)計(jì)劃，改變學(xué)習(xí)內(nèi)容與方法提供實(shí)踐依據(jù)。實(shí)際能力的培養(yǎng)至關(guān)重要，而這種實(shí)際能力的培養(yǎng)單靠

58、課堂教學(xué)是遠(yuǎn)遠(yuǎn)不夠的，必須從課堂走向?qū)嵺`。這也是一次預(yù)演和準(zhǔn)備畢業(yè)設(shè)計(jì)工作。通過課程設(shè)計(jì)，讓我們找出自身狀況與實(shí)際需要的差距，并在以后的學(xué)習(xí)期間及時(shí)補(bǔ)充相關(guān)知識(shí)，為求職與正式工作做好充分的知識(shí)、能力準(zhǔn)備，從而縮短從校園走向社會(huì)的心理轉(zhuǎn)型期。課程設(shè)計(jì)促進(jìn)了我系人才培養(yǎng)計(jì)劃的完善和課程設(shè)置的調(diào)整。課程設(shè)計(jì)之后，我們普遍感到不僅實(shí)際動(dòng)手說，這應(yīng)該是個(gè)警示，在剩下的大學(xué)生活里，我應(yīng)該好好珍惜，好好學(xué)習(xí)各方面的知識(shí)。</p><

59、;p><b>　　7.2 設(shè)計(jì)收獲</b></p><p>　　通過對(duì)流水燈的制作，清楚地看到了自己在EDA方面知識(shí)的薄弱，各個(gè)知識(shí)點(diǎn)沒有聯(lián)會(huì)貫穿，EDA基礎(chǔ)知識(shí)的掌握也不夠牢固。通過本次設(shè)計(jì)，我們?cè)趯?duì)EDA這門技術(shù)上有了更深刻的認(rèn)識(shí)，也從實(shí)踐的例子中去感受到了EDA設(shè)計(jì)給我們?cè)O(shè)計(jì)帶來的改變與進(jìn)步，充分體會(huì)到了實(shí)際操作的重要性。通過這次課程設(shè)計(jì)，可以很好的把各個(gè)章節(jié)的模塊融合到一起，

60、對(duì)以后的學(xué)習(xí)，設(shè)計(jì)很有幫助，讓我感覺自己在動(dòng)手操作方面有質(zhì)上的飛躍。我們不僅掌握QuartusII軟件的使用，與此同時(shí)，我們還對(duì)電子設(shè)計(jì)的思路有了更多的認(rèn)識(shí)。通過對(duì)EDA設(shè)計(jì)中的TOP-DOWN設(shè)計(jì)方式的運(yùn)用，體會(huì)到了對(duì)于一個(gè)大型系統(tǒng)的設(shè)計(jì)方案選取應(yīng)從頂向下的設(shè)計(jì)思路，這與傳統(tǒng)的至底向上的設(shè)計(jì)方式有很大改進(jìn)，且設(shè)計(jì)效率得到大大提高。通過這次的實(shí)驗(yàn)，理解了電子技術(shù)設(shè)計(jì)的設(shè)計(jì)方法和流程，夯實(shí)了QuartusII的操作流程。經(jīng)過將近一周時(shí)間的

61、自我學(xué)習(xí)做設(shè)計(jì)，課程設(shè)計(jì)過程中我不僅檢驗(yàn)了我以往所學(xué)習(xí)的理論知識(shí)，而且還豐富了課外知識(shí)學(xué)到了許多在課上沒有學(xué)過的東西，更重要是經(jīng)驗(yàn)。這份寶貴的經(jīng)驗(yàn)為以后我們步入社會(huì)也奠定了基礎(chǔ)。</p><p>　　通過這次設(shè)計(jì)，我的多方面都有所提高，體會(huì)到了自己?jiǎn)为?dú)做設(shè)計(jì)時(shí)的能力不足，以及綜合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí)學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)，還有再此期間我通過查閱資

62、料上網(wǎng)搜索有學(xué)習(xí)到了許多課上學(xué)不到的東西，當(dāng)然對(duì)學(xué)過的知識(shí)也是一種鞏固。很顯然，任何的實(shí)踐活動(dòng)，都不可能閉門造車，是必須去吸取前人的實(shí)踐經(jīng)驗(yàn)，這就要求在課程設(shè)計(jì)的過程中，從網(wǎng)絡(luò)上，從圖書館，借尋相關(guān)資料書籍等，有力地指導(dǎo)課程設(shè)計(jì)。進(jìn)一步認(rèn)清了畢業(yè)走向。這就要求在最后的大學(xué)時(shí)間里，要繼續(xù)夯實(shí)相關(guān)的理論知識(shí)，繼續(xù)多動(dòng)手操作，提高具體的實(shí)踐操作能力，為即將畢業(yè)的工作出路，做好充分的準(zhǔn)備。</p><p><b&g

63、t;　　7.3 致謝</b></p><p>　　在老師們的辛勤指導(dǎo)下，我們小組同學(xué)積極討論和思考，完成本此課程設(shè)計(jì)，此次設(shè)計(jì)，使我們受益匪淺。在此我要感謝電氣信息學(xué)院提供這次課程設(shè)計(jì)的機(jī)會(huì)；感謝電氣信息學(xué)院各位老師的幫組。在這里我要特別感謝**老師，在我們的設(shè)計(jì)過程中，至始至終都得到了**老師的悉心指導(dǎo)，我的設(shè)計(jì)才得以順利完成。</p><p><b>　　8、參

64、考文獻(xiàn)</b></p><p>　　[1] 黃繼昌. 控制專用集成電路及其應(yīng)用 人民郵電出版社. 2006.7</p><p>　　[2] 陳賾 CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程 科學(xué)出版社 2005.8</p><p>　　[3] 康華光 電子技術(shù)基礎(chǔ) 高等教育出版社 2000</p><p>　　[4] 謝自美