eda拔河游戲機(jī)課程設(shè)計(jì)報(bào)告

1、<p><b>　　一、設(shè)計(jì)目的</b></p><p>　　1．掌握數(shù)字系統(tǒng)的設(shè)計(jì)方法；</p><p>　　2．掌握硬件描述語言——Verilog HDL；</p><p>　　3．掌握模塊化設(shè)計(jì)方法；</p><p>　　4．掌握開發(fā)軟件的使用方法。</p><p><b&g

2、t;　　二、設(shè)計(jì)要求</b></p><p>　?。?）設(shè)計(jì)拔河游戲電路，用按鍵與LED表示輸入與輸出。 </p><p>　?。?）初始時(shí)，16個(gè)LED中間的兩個(gè)點(diǎn)亮，然后游戲雙方不停按動(dòng)按鍵，點(diǎn)亮的兩個(gè)LED向按動(dòng)按鍵慢的一方移動(dòng)；</p><p>　?。?）每按動(dòng)一下按鍵，LED向?qū)Ψ揭苿?dòng)一格；</p><p>　?。?）只

3、要LED移動(dòng)到頭，游戲結(jié)束；</p><p>　?。?）由裁判下達(dá)比賽開始命令后，甲乙雙方才能輸入信號(hào)，否則，輸入信號(hào)無效。 </p><p>　　用數(shù)碼管顯示獲勝者的盤數(shù)，每次比賽結(jié)束自動(dòng)給獲勝方加分。</p><p>　　完成全部流程：設(shè)計(jì)規(guī)范文檔、模塊設(shè)計(jì)、代碼輸入、功能仿真、約束與綜合、布局布線、時(shí)序仿真、下載驗(yàn)證等。</p><p>

4、;<b>　　三、設(shè)計(jì)環(huán)境</b></p><p>　　計(jì)算機(jī)、QuatusII開發(fā)軟件</p><p>　　四、設(shè)計(jì)內(nèi)容（設(shè)計(jì)原理和方案、程序設(shè)計(jì)、仿真分析和適配）</p><p>　　4.1設(shè)計(jì)原理和方案</p><p>　　電子拔河游戲機(jī)是一種能容納甲乙雙方參賽或甲乙雙方加裁判的三人游戲電路。由一排16個(gè)LED發(fā)光

5、二極管表示拔河的“電子繩”。由甲乙雙方通過按鈕開關(guān)使發(fā)光的LED管向自己一方的終點(diǎn)延伸，當(dāng)延伸到某方的最后一LED管時(shí)，則該方失敗，對(duì)方獲勝，并對(duì)獲勝次數(shù)進(jìn)行計(jì)數(shù)，連續(xù)比賽多局以定勝負(fù)。比賽開始，由裁判下達(dá)比賽命令后，甲乙雙方才能輸入信號(hào)，否則，輸入信號(hào)無效。裁判信號(hào)由鍵盤空格鍵來控制。“電子繩”由16個(gè)LED管構(gòu)成，裁判下達(dá)“開始比賽”的命令后，摁一下空格鍵，位于“電子繩”中點(diǎn)的LED發(fā)亮。甲乙雙方通過按鍵輸入信號(hào)，使發(fā)亮的LED管向

6、自己一方移動(dòng)，并阻止其向?qū)Ψ窖由?，誰摁得快就向這一方移動(dòng)。當(dāng)從中點(diǎn)至自己一方的最后一個(gè)LED管發(fā)亮?xí)r，表示比賽結(jié)束，這時(shí)，電路自鎖，保持當(dāng)前狀態(tài)不變，除非由裁判使電路復(fù)位，并對(duì)獲勝的一方計(jì)數(shù)器自動(dòng)加一。記分電路用兩位七段數(shù)碼管分別對(duì)雙方得分進(jìn)行累計(jì)，在每次比賽結(jié)束時(shí)電路自動(dòng)加分。當(dāng)比賽結(jié)束時(shí)，計(jì)分器清零，為下一次比賽做好準(zhǔn)備。</p><p>　　4.2程序設(shè)計(jì)及仿真</p><p>　　

7、4.2.1分頻器模塊程序設(shè)計(jì)及仿真</p><p>　　module fpq(_10000HzOut,_25HzOut,_50MHzIn);</p><p>　　input _50MHzIn;</p><p>　　output _10000HzOut,_25HzOut;</p><p>　　parameter width1=16,value1

8、=2499;</p><p>　　parameter width2=10,value2=499;</p><p>　　reg _10000HzOut,_25HzOut;</p><p>　　reg [width1-1:0] Count;</p><p>　　reg [width2-1:0] Cnt;</p><p>　

9、　always @(posedge _50MHzIn) //2500*2*10000Hz=50MHz</p><p>　　if (Count==value1) //Binary Counter(0~2499)</p><p><b>　　begin </b></p><p>　　Count <= 1

10、5'd0; _10000HzOut <= ~_10000HzOut; </p><p><b>　　end</b></p><p>　　else Count <= Count + 1'b1;</p><p>　　always @(posedge _50MHzIn) //100 000*2*25Hz=50MHz<

11、;/p><p>　　if (Cnt==value2) //Binary Counter(0~99999)</p><p><b>　　begin </b></p><p>　　Cnt <= 15'd0; _25HzOut <= ~_25HzOut; </p><p>

12、<b>　　end</b></p><p>　　else Cnt <= Cnt + 1'b1;</p><p>　　endmodule </p><p>　　圖1，分頻器仿真波形圖</p><p>　　4.2.2按鍵模塊程序設(shè)計(jì)及仿真</p><p>　　按鍵模塊采用3個(gè)或門消抖，

13、由于有兩個(gè)玩家，</p><p>　　所以設(shè)置有兩個(gè)按鍵，采用25hz脈沖。</p><p>　　module xiaodou(key1, key2, _25H,k1, k2);</p><p>　　input key1; //// 按鍵1</p><p>　　input key2;

14、 //// 按鍵2</p><p>　　input _25H; //脈沖25Hz</p><p>　　output k1;</p><p>　　output k2;</p><p>　　assign k1=(a1|a2|a3); ////</p><

15、p>　　assign k2=(b1|b2|b3); //// 采用3個(gè)或門消抖</p><p>　　reg a1,a2,a3,b1,b2,b3;</p><p>　　always @(posedge _25H)</p><p><b>　　begin</b></p><p>　　a1<=key1

16、;a2<=a1;a3<=a2;</p><p>　　b1<=key2;b2<=b1;b3<=b2;</p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p><b>　　圖2，仿真波形圖</b&g

17、t;</p><p>　　4.2.3主程序模塊程序設(shè)計(jì)及仿真</p><p>　　拔河主程序開始時(shí)設(shè)有復(fù)位按鍵，通過左右數(shù)碼管顯示玩家分?jǐn)?shù)，有兩個(gè)led小燈代表拔河繩子的中點(diǎn)。拔河結(jié)束也可清零。</p><p>　　module xin(k1, k2, rst, nrst, _25H, q, left, right);</p><p>　　

18、input k1; //</p><p>　　input k2; //</p><p>　　input rst; //拔河開始復(fù)位按鍵</p><p>　　input nrst; //計(jì)分清零按鍵</p><p>　　inp

19、ut _25H; //</p><p>　　output [2:0] q; //拔河led顯示輸出</p><p>　　output [2:0] left; //左邊分?jǐn)?shù)數(shù)碼管輸出</p><p>　　output [2:0] right; //右邊分?jǐn)?shù)數(shù)碼管輸出</p>&

20、lt;p>　　reg [2:0]q; </p><p><b>　　reg n;</b></p><p>　　reg [2:0]left,right; //reg寄存器</p><p>　　always @(negedge rst or posedge _25H or negedge nr

21、st) </p><p><b>　　begin</b></p><p>　　if(~rst) begin q=7;n=1;end //q,led回中點(diǎn) n使能開 </p><p>　　else if(~nrst) begin left=0;right=0;end //計(jì)分清零</p><p

22、>　　else if(n) //判斷使能是否開！</p><p>　　begin case({k1,k2}) // 按鍵組</p><p>　　2'b01: q=q+1; /// led向右移一位</p><p>　　2&

23、#39;b10: q=q-1; //// led向左移一位</p><p>　　default: q=q; /// 保持</p><p>　　endcase //</p><p><b>　　case(q)</b></

24、p><p>　　3'b000:begin n=0;left=left+1;end //左+1分，n使能關(guān) </p><p>　　3'b110:begin n=0;right=right+1;end //右+1分，n使能關(guān)</p><p>　　default:n<=n; //保持 <

25、;/p><p><b>　　endcase</b></p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p><b>　　圖

26、3，仿真波形圖</b></p><p>　　4.2.4LED模塊程序設(shè)計(jì)及仿真</p><p>　　Led設(shè)有16個(gè)燈。</p><p>　　module led(q, _50M, led);</p><p>　　input [2:0] q;</p><p>　　input _50M;</p>

27、<p>　　output [7:0] led;</p><p>　　reg [7:0] led;</p><p>　　always@(posedge _50M)</p><p><b>　　case(q)</b></p><p>　　3'd0:led=16'b0011111111111111;

28、 </p><p>　　3'd1:led=16'b1001111111111111; </p><p>　　3'd2:led=16'b1100111111111111; </p><p>　　3'd3:led=16'b1110011111111111; </p><p>

29、　　3'd4:led=16'b1111001111111111; </p><p>　　3'd5:led=16'b1111100111111111;</p><p>　　3'd6:led=16'b1111110011111111; </p><p>　　3'd7:led=16'b1111111001

30、111111; // 中點(diǎn)</p><p>　　3'd8:led=16'b1111111100111111;</p><p>　　3'd9:led=16'b1111111110011111;</p><p>　　3'd10:led=16'b1111111111001111;</p><

31、p>　　3'd11:led=16'b1111111111100111;</p><p>　　3'd12:led=16'b1111111111110011;</p><p>　　3'd13:led=16'b1111111111111001;</p><p>　　3'd14:led=16'b11111

32、11111111100;</p><p>　　default:led<=led;</p><p><b>　　endcase</b></p><p><b>　　endmodule</b></p><p><b>　　圖4，仿真波形圖</b></p><

33、;p>　　4.2.5數(shù)碼管模塊程序設(shè)計(jì)及仿真</p><p>　　module shumaguan1(left, right, _10000H, segout, wx);</p><p>　　input [2:0] left;</p><p>　　input [2:0] right;</p><p>　　input _10000H;&l

34、t;/p><p>　　output [6:0] segout; //數(shù)碼管輸出</p><p>　　output [2:0] wx;</p><p>　　reg [2:0] wx;</p><p>　　reg [6:0] segout;</p><p>　　reg [1:0] count;<

35、;/p><p>　　reg [3:0] seg_in;</p><p>　　always@(posedge _10000H)</p><p>　　case(count)</p><p>　　2'd0:begin wx<=3'b011;seg_in<=left;count<=count+1;end

36、 //left wx +,計(jì)數(shù)輸入=left,count進(jìn)一位繼續(xù)判斷</p><p>　　2'd1:begin wx<=3'b101;seg_in<=4'd8;count<=count+1;end //- wx +,計(jì)數(shù)輸入=8，同上</p><p>　　2'd2:begin wx<=3'

37、;b110;seg_in<=right;count<=0;end //rihht wx +,計(jì)數(shù)輸入=right,conunt歸零，重新判斷</p><p><b>　　endcase</b></p><p>　　always@(seg_in)</p><p>　　case(seg_in)

38、 //g f e d c b a//</p><p>　　4'd0:segout<=7'b1000000; //0</p><p>　　4'd1:segout<=7'b1111001; //1&

39、lt;/p><p>　　4'd2:segout<=7'b0100100; //2</p><p>　　4'd3:segout<=7'b0110000; //3</p><p>　　4'd4:seg

40、out<=7'b0011001; //4</p><p>　　4'd5:segout<=7'b0010010; //5</p><p>　　4'd6:segout<=7'b0000010;

41、 //6</p><p>　　4'd7:segout<=7'b1111000; //7</p><p>　　4'd8:segout<=7'b0111111; //8</p>

42、<p>　　4'd9:segout<=7'b0111011; //9</p><p>　　default:segout<=7'b1000000;</p><p><b>　　endcase </b></p><p><b>　　

43、endmodule</b></p><p><b>　　圖5，仿真波形圖</b></p><p>　　4.2.6頂層設(shè)計(jì)及仿真</p><p><b>　　圖6，頂層設(shè)計(jì)</b></p><p>　　圖7，頂層設(shè)計(jì)仿真波形圖</p><p><b>　　

44、4.3適配</b></p><p>　　1.選擇的器件為：Cyclone II EP2C5AT144A7</p><p><b>　　2.引腳分配：</b></p><p><b>　　小結(jié)</b></p><p>　　一開始接觸這個(gè)課題的時(shí)候，不知道怎么下手，通過老師的講解以及查找資

45、料基本了解了拔河游戲機(jī)的設(shè)計(jì)原理。通過這次課程設(shè)計(jì)，我更加感到理論和實(shí)際之間的差異很大。我也越來越強(qiáng)烈地感到要掌握一項(xiàng)技術(shù)，唯一的辦法也是最好的辦法就是實(shí)踐。只有通過實(shí)踐才能將書本上的知識(shí)應(yīng)用，也只有實(shí)踐才能發(fā)現(xiàn)很多問題，真正掌握知識(shí)，學(xué)以致用。雖然遇到的問題很多，但是同時(shí)得到很多有用的經(jīng)驗(yàn)。這些對(duì)于以后的學(xué)習(xí)和工作都有很大的幫助。 </p><p><b>　　參考文獻(xiàn)</b><

46、/p><p>　　[1] 潘松著.EDA技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.</p><p>　　[2] 劉睿強(qiáng)主編.Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐. 北京：電子工業(yè)出版社,2011.</p><p>　　[3] 劉福奇主編.Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講. 北京：電子工業(yè)出版社,2009.</p><p>