eda課程設(shè)計(jì)--乒乓游戲機(jī)

1、<p><b>　　摘 要</b></p><p>　　《EDA技術(shù)》是電子信息科學(xué)與技術(shù)專(zhuān)業(yè)學(xué)生在電子技術(shù)實(shí)驗(yàn)技能方面綜合性質(zhì)的實(shí)驗(yàn)訓(xùn)練課程，其目的和任務(wù)是通過(guò)一周的時(shí)間，讓學(xué)生掌握EDA的基本方法，熟悉一種EDA軟件（VHDL），并能利用EDA軟件設(shè)計(jì)一個(gè)電子技術(shù)綜合問(wèn)題，為以后進(jìn)行工程實(shí)際問(wèn)題的研究打下設(shè)計(jì)基礎(chǔ)。</p><p>　　關(guān)鍵詞：EDA；

2、VHDL； 實(shí)驗(yàn)設(shè)計(jì)</p><p><b>　　Abstract</b></p><p>　　"EDA technology" is the electronic Information Science and Technology students test the integrated nature of training courses i

3、n electronic technology experiment skills, their purpose and mission through the week, so that students master the basic method of EDA, a familiar EDA software (VHDL ), and can use EDA software to design an integrated el

4、ectronic technical issues, and lay the foundation for future research designed to make practical engineering problems.</p><p>　　Keywords: EDA; VHDL; experimental design</p><p><b>　　目 錄<

5、;/b></p><p><b>　　摘 要I</b></p><p>　　AbstractII</p><p><b>　　第1章 緒論1</b></p><p>　　1.1 概述1</p><p>　　1.2 課題設(shè)計(jì)主要內(nèi)容1</p

6、><p>　　第2章 開(kāi)發(fā)工具簡(jiǎn)介2</p><p>　　2.1 EDA、VHDL簡(jiǎn)介2</p><p>　　2.2 方案論證3</p><p>　　2.2.1 乒乓游戲機(jī)的功能3</p><p>　　2.2.2 乒乓游戲機(jī)設(shè)計(jì)思路3</p><p>　　2.3 乒

7、乓球各模塊的設(shè)計(jì)4</p><p>　　2.3.1 控制模塊的設(shè)計(jì)4</p><p>　　2.3.2 送數(shù)據(jù)模塊的設(shè)計(jì)8</p><p>　　2.3.3 產(chǎn)生數(shù)碼管片選信號(hào)模塊的設(shè)計(jì)9</p><p>　　2.3.4 7段譯碼器模塊的設(shè)計(jì)10</p><p>　　第3章 設(shè)計(jì)結(jié)果與分析12<

8、/p><p>　　3.1 系統(tǒng)的波形仿真12</p><p>　　3.2 乒乓游戲機(jī)頂層電路圖13</p><p><b>　　結(jié)論15</b></p><p><b>　　參考文獻(xiàn)16</b></p><p><b>　　第1章 緒論</b

9、></p><p><b>　　1.1 概述</b></p><p>　　20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快。而休閑時(shí)間越來(lái)越少的人們?cè)絹?lái)越?jīng)]太多的時(shí)間出去搞戶(hù)外活動(dòng)，于是眾多電子游戲相應(yīng)

10、而出，成為大家的娛樂(lè)節(jié)目。因此設(shè)計(jì)了這個(gè)兩人的乒乓球游戲。而電子信息類(lèi)產(chǎn)品的開(kāi)發(fā)明顯地出現(xiàn)了兩個(gè)特點(diǎn)：一是開(kāi)發(fā)產(chǎn)品的復(fù)雜程度加深；二是開(kāi)發(fā)產(chǎn)品的上市時(shí)限緊迫。而伴隨著如上兩個(gè)特點(diǎn)的產(chǎn)生，相應(yīng)的出現(xiàn)了設(shè)計(jì)上的兩個(gè)問(wèn)題。其一，在電子系統(tǒng)日趨數(shù)字化、復(fù)雜化和大規(guī)模集成化的今天，電子廠商們?cè)郊悠惹械刈非箅娮赢a(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸，從而使得電子設(shè)計(jì)日趨復(fù)雜。那么如何去完成這些高復(fù)雜度的電子設(shè)計(jì)呢?其二，電子產(chǎn)品設(shè)計(jì)周期

11、短和上市快是電子廠商們堅(jiān)持不懈的追求，那么面對(duì)日趨復(fù)雜的設(shè)計(jì)，又如何能夠縮短開(kāi)發(fā)時(shí)間呢？解決以上兩個(gè)問(wèn)題的唯一途徑是電子設(shè)計(jì)自動(dòng)化（EDA）,即用計(jì)算機(jī)幫助設(shè)計(jì)人員完成繁瑣的設(shè)計(jì)工作。</p><p>　　1.2 課題設(shè)計(jì)主要內(nèi)容</p><p>　　兩人乒乓球游戲機(jī)是用8個(gè)發(fā)光二級(jí)管代表乒乓球臺(tái)，中間兩個(gè)發(fā)光二極管兼做乒乓球網(wǎng)，用點(diǎn)亮的發(fā)光二極管按一定方向移動(dòng)來(lái)表示球的運(yùn)動(dòng)。在游戲

12、機(jī)的兩側(cè)各設(shè)置發(fā)球和擊球開(kāi)關(guān)，甲乙雙方按乒乓球比賽規(guī)則來(lái)操作開(kāi)關(guān)。當(dāng)甲方按動(dòng)發(fā)球開(kāi)關(guān)時(shí)，靠近甲方的第一個(gè)發(fā)光二極管亮，然后發(fā)光二極管由甲方向乙方依次點(diǎn)亮，代表乒乓球的移動(dòng)。當(dāng)球過(guò)網(wǎng)后按照設(shè)計(jì)者規(guī)定的球位乙方就可以擊球。若乙方提前擊球或者未擊到球，則甲方得分。然后重新發(fā)球進(jìn)行比賽，知道一方記分達(dá)到11分為止，記分清零，重新開(kāi)始新一局比賽。</p><p>　　第2章 開(kāi)發(fā)工具簡(jiǎn)介</p><p

13、>　　2.1 EDA、VHDL簡(jiǎn)介</p><p>　　EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開(kāi)發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語(yǔ)言HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進(jìn)行三個(gè)方面的設(shè)計(jì)工作：IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)

14、計(jì)。沒(méi)有EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的；反過(guò)來(lái)，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)EDA技術(shù)提出新的要求。 </p><p>　　VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（

15、IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱(chēng)87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬

16、件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本（簡(jiǎn)稱(chēng)93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)</p><p>　　VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的

17、粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫(kù)中調(diào)出來(lái)用就行了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。</p><p>　?。?）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而

18、決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。</p><p>　　（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。</p><p>　?。?）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能

19、。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。</p><p>　　（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。</p><p>　　（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。</p

20、><p>　　2.2 方案論證</p><p>　　2.2.1 乒乓游戲機(jī)的功能</p><p>　　兩人乒乓游戲機(jī)能夠模擬乒乓球比賽的基本過(guò)程和規(guī)則，并能自動(dòng)裁判和記分。乒乓游戲機(jī)是用8個(gè)發(fā)光二極管代表乒乓球臺(tái)，中間兩個(gè)發(fā)光二極管兼做乒乓球網(wǎng)，用點(diǎn)亮的發(fā)光二極管按一定的方向移動(dòng)來(lái)表示球的運(yùn)動(dòng)。在游戲機(jī)的兩側(cè)各設(shè)置兩個(gè)開(kāi)關(guān)，一個(gè)是發(fā)球開(kāi)關(guān)（S1a，S1b），另一

21、個(gè)是擊球開(kāi)關(guān)（S2a，S2b）。甲乙兩人按乒乓球比賽的規(guī)則來(lái)操作開(kāi)關(guān)。</p><p>　　當(dāng)甲方按動(dòng)發(fā)球開(kāi)關(guān)S1a時(shí)，靠近甲方的第一盞燈亮，然后二極管由甲向乙依次點(diǎn)亮，代表乒乓球在移動(dòng)。當(dāng)球過(guò)網(wǎng)后，按設(shè)計(jì)者規(guī)定的球位乙方就可以擊球。若乙方提前擊球或者沒(méi)有擊著球，則判乙方失分，甲方記分牌自動(dòng)加分。然后重新發(fā)球，比賽繼續(xù)進(jìn)行。比賽一直進(jìn)行到一方記分到11分，該局結(jié)束，記分牌清零，可以開(kāi)始新的一局比賽。</p&

22、gt;<p><b>　　具體功能如下：</b></p><p>　　(1)使用乒乓游戲機(jī)的甲乙雙方各在不同的位置發(fā)球或擊球。</p><p>　　(2)乒乓球的位置和移動(dòng)方向由燈亮及依次點(diǎn)燃的方向決定，球移動(dòng)的速度為0.1~0.5s移動(dòng)一位。游戲者根據(jù)球的位置發(fā)出相應(yīng)的動(dòng)作，提前擊球或者出界均判失分。</p><p>　　(3)

23、比賽用11分為一局來(lái)進(jìn)行，甲乙雙方都應(yīng)設(shè)置各自的記分牌，任何一方先記滿11分，該方就算勝了此局。記分牌清零后，又可開(kāi)始新的一局比賽。</p><p>　　2.2.2 乒乓游戲機(jī)設(shè)計(jì)思路</p><p>　　根據(jù)乒乓游戲機(jī)功能要求，可以分成四個(gè)模塊來(lái)實(shí)現(xiàn)，其中corna模塊為整個(gè)程序的核心，它實(shí)現(xiàn)了整個(gè)系統(tǒng)的全部邏輯功能;模塊CH41A在數(shù)碼的片選信號(hào)時(shí)，送出相應(yīng)的數(shù)據(jù)；模塊sel產(chǎn)生數(shù)碼

24、管的片選信號(hào)；模塊disp是7段譯碼器。</p><p>　　2.3 乒乓球各模塊的設(shè)計(jì)</p><p>　　2.3.1 控制模塊的設(shè)計(jì) </p><p>　　模塊CORNA 分兩個(gè)進(jìn)程，第一個(gè)進(jìn)程實(shí)現(xiàn)邏輯功能，第二個(gè)進(jìn)程將整數(shù)的記分轉(zhuǎn)換為十進(jìn)制數(shù)，便于譯碼顯示。AF，AJ，BF，BJ分別為a方發(fā)球鍵和接球鍵，b方發(fā)球鍵和接球鍵，shift表示球所在的位置。

25、模塊如圖2-1所示，其vhdl程序描述如下：</p><p>　　圖2-1 模塊CORNA1</p><p><b>　　源程序如下： </b></p><p>　　Library ieee;</p><p>　　Use ieee.std_logic_1164.all;</p><p>　　Use

26、 ieee.std_logic_unsigned.all;</p><p>　　Entity cornal isPort(clr,af,aj,bf,bj,clk:in std_logic;</p><p>　　Shift:out std_logic_vector(7 downto 0);</p><p>　　Ah,al,bh,bl:out std_logic_vec

27、tor(3 downto 0); Awin,bwin:out std_logic);</p><p>　　End cornal;</p><p>　　Architecture bahave of cornal is</p><p>　　Signal amark,bmark:integer;</p><p><b>　　Begin&l

28、t;/b></p><p>　　Process(clr,clk)</p><p>　　Variable a,b:std_logic;</p><p>　　Variable she:std_logic_vector(7 downto 0); </p><p><b>　　Begin</b></p>&l

29、t;p>　　If clr='0' then</p><p><b>　　a:='0';</b></p><p><b>　　b:='0';</b></p><p>　　she:="00000000"</p><p><b

30、>　　amark<=0;</b></p><p><b>　　bmark<=0;</b></p><p>　　elsif clk'event and clk='1' then</p><p>　　if a='0' and b='0' and af='0

31、' then --a方發(fā)球</p><p><b>　　a:='1';</b></p><p>　　she;="10000000";</p><p>　　elsif a='0' and b='0' then bf='0' then --b方發(fā)球 <

32、/p><p><b>　　b:='1';</b></p><p>　　she:="00000001";</p><p>　　elsif a='1' and b='0' then --a方發(fā)球后 </p><p>　　if she>8 then</

33、p><p>　　if bj='0' then --b方過(guò)網(wǎng)擊球 amark<=amark+1; --a方加一分 </p><p><b>　　a:='0';</b></p><p><b>　　b:='0';</b></p><p>　　she:=&

34、quot;00000000";</p><p><b>　　else</b></p><p>　　she:='0'&she(7 downto 1); --b方?jīng)]有擊球 </p><p><b>　　end if;</b></p><p>　　elsif she=0

35、then --球從b方出界 </p><p>　　amark<=amark+1; --a方加一分</p><p><b>　　a:='0';</b></p><p><b>　　b:='0';</b></p><p><b>　　else</b&

36、gt;</p><p>　　if bj='0' then --b方正常擊球</p><p><b>　　a:='0';</b></p><p><b>　　b:='1';</b></p><p>　　elseshe:='0'&s

37、he(7 downto 1); --b方?jīng)]有擊球 </p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　elsif a='0' and b='1'then --b方發(fā)球 </p><p>　　if

38、 she<16 and she/=0 then</p><p>　　if aj='0' then</p><p>　　bmark<=bmark+1;</p><p><b>　　a:='0';</b></p><p><b>　　b:='0';<

39、/b></p><p>　　she:="00000000";</p><p><b>　　else</b></p><p>　　she:=she(6 downto 0)&'0';</p><p><b>　　end if;</b></p>

40、<p>　　elsif she=0 then</p><p>　　bmark<=bmark+1;</p><p><b>　　a:='0';</b></p><p><b>　　b:='0';</b></p><p><b>　　else

41、</b></p><p>　　if aj='0'then</p><p><b>　　a:='1';</b></p><p><b>　　b:='0';</b></p><p><b>　　else</b></p

42、><p>　　she:=she(6 downto 0)&'0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p&g

43、t;<b>　　end if;</b></p><p>　　shift<=she;</p><p>　　end process;</p><p>　　process(clk,clr,amark,bmark)</p><p>　　variable aha,ala,bha,bla:std_logic_vector(3

44、downto 0); variable tmp1,tmp2:integer;</p><p>　　variable t1,t2:std_logic;</p><p><b>　　begin</b></p><p>　　if clr='0'then --清零</p><p>　　aha:="000

45、0";</p><p>　　ala:="0000";</p><p>　　bha:="0000";</p><p>　　bla:="0000";</p><p><b>　　tmp1:=0;</b></p><p><b&

46、gt;　　tmp2:=0;</b></p><p><b>　　t1:='0';</b></p><p><b>　　t2:='0';</b></p><p>　　elsif clk'event and clk='1' thenif aha="0

47、001" and ala="0001" then --a方得分達(dá)到11分，則保持 </p><p>　　aha:="0001";</p><p>　　ala:="0001";</p><p><b>　　t1:='1';</b></p><

48、p>　　elsif bha="0001"and bla="0001" then --b方得分達(dá)到11分，則保持 </p><p>　　bha:="0001";</p><p>　　bla:="0001";</p><p><b>　　t2:='1';<

49、;/b></p><p>　　Elsif amark>tmp1 then</p><p>　　If ala="1001" then</p><p>　　ala:="0000";</p><p>　　aha:=aha+1;</p><p>　　tmp1:=t

50、mp1+1;</p><p><b>　　else</b></p><p>　　ala:=ala+1;</p><p>　　tmp1:=tmp1+1;</p><p><b>　　end if;</b></p><p>　　elsif bmark>tmp2 then&l

51、t;/p><p>　　If bla="1001" then</p><p>　　bla:="0000";</p><p>　　bha:=bha+1;</p><p>　　mp2:=tmp2+1;</p><p><b>　　else</b></p>

52、<p>　　bla:=bla+1;</p><p>　　tmp2:=tmp2+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p>&

53、lt;p><b>　　al<=ala;</b></p><p><b>　　bl<=bla;</b></p><p><b>　　ah<=aha;</b></p><p><b>　　bh<=bha;</b></p><p>

54、<b>　　awin<=t1;</b></p><p><b>　　bwin<=t2;</b></p><p>　　end process;</p><p>　　end behave;</p><p>　　2.3.2 送數(shù)據(jù)模塊的設(shè)計(jì)</p><p>　　送數(shù)據(jù)

55、模塊CH41A的模塊圖如圖2-2所示，vhdl程序描述如下:</p><p>　　圖2-2 模塊CH41A</p><p><b>　　源程序如下： </b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><

56、p>　　ENTITY CH41A IS </p><p>　　PORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p>　　D0,d1,d2,d3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));&

57、lt;/p><p>　　END CH41A;</p><p>　　ARCHITECTURE behave OF CH41A IS </p><p>　　BEGIN </p><p>　　PROCESS(sel)</p><p><b>　　BEGIN</b><

58、;/p><p>　　CASE sel IS </p><p>　　WHEN”100”=>q<=d0;</p><p>　　WHEN”101”=>q<=d1;</p><p>　　WHEN”000”=>q<=d2;</p><p>　　WHEN others=>q<

59、;=d3;</p><p><b>　　END CASE;</b></p><p>　　END PROCESS;</p><p>　　END behav;</p><p>　　2.3.3 產(chǎn)生數(shù)碼管片選信號(hào)模塊的設(shè)計(jì)</p><p>　　產(chǎn)生數(shù)碼管片選信號(hào)模塊sel的模塊圖如圖2-3所示，vhd

60、l程序描述如下:</p><p>　　圖2-3 數(shù)碼管片選信號(hào)模塊sel</p><p>　　源程序如下： </p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.S TD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_

61、UNSIGNED.ALL;</p><p>　　ENTITY sel IS</p><p>　　PORT(clk:IN STD_LOGIC;</p><p>　　sell:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));</p><p><b>　　END sel;</b></p>&l

62、t;p>　　ARCHITECTURE behav OF sel IS </p><p><b>　　BEGIN </b></p><p>　　PROCESS(clk)</p><p>　　VARIABLE tmp:STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p&g

63、t;<b>　　BEGIN </b></p><p>　　IF clk’event and clk=’1’ THEN</p><p>　　IF tmp=”000” THEN</p><p>　　tmp:=”001”;</p><p>　　ELSIF tmp=”001” THEN</p><p>　

64、　tmp:=”100”;</p><p>　　ELSIF tmp=”100” THEN</p><p>　　tmp:=”101”;</p><p>　　ELSIF tmp=”101” THEN</p><p>　　tmp:=”000”;</p><p><b>　　END IF;</b></

65、p><p><b>　　END IF;</b></p><p>　　sell<=tmp;</p><p>　　END PROCESS;</p><p>　　END behav;</p><p>　　2.3.4 7段譯碼器模塊的設(shè)計(jì)</p><p>　　7段譯碼器模塊di

66、sp的模塊圖如圖2-4所示，vhdl的程序描述如下：</p><p>　　圖2-4 7段譯碼器模塊disp</p><p>　　源程序如下： </p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.S TD_LOGIC_1164.ALL;</p><p>　　ENTI

67、TY disp IS </p><p>　　PORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));</p><p><b>　　END disp;</b></p><p>　　ARCHITECTURE b

68、ehav OF disp IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(d)</p><p><b>　　BEGIN </b></p><p>　　CASE d IS </p><p>　　WHEN”0000”=>q<=

69、”0111111”;</p><p>　　WHEN”0001”=>q<=”0000110”;</p><p>　　WHEN”0010”=>q<=”1011011”;</p><p>　　WHEN”0011”=>q<=”1001111”;</p><p>　　WHEN”0100”=>q<=”110

70、0110”;</p><p>　　WHEN”0101”=>q<=”1101101”;</p><p>　　WHEN”0110”=>q<=”1111101”;</p><p>　　WHEN”0111”=>q<=”0100111”;</p><p>　　WHEN”1000”=>q<=”1111111

71、”;</p><p>　　WHEN others=>q<=”1101111”;</p><p><b>　　END CASE;</b></p><p>　　END PROCESS;</p><p>　　END behav;</p><p>　　第3章 設(shè)計(jì)結(jié)果與分析</p>

72、;<p>　　3.1 系統(tǒng)的波形仿真</p><p>　　圖3-1所示為A方發(fā)球，在恰當(dāng)?shù)臅r(shí)候B方接到球，當(dāng)球回到A方時(shí)，A方又接到球，但B方再也沒(méi)有接到球的仿真波形。</p><p>　　圖3-1 乒乓球仿真波形一</p><p>　　圖3-2所示為A方兩次發(fā)球，B方?jīng)]有接到球，A方得到2分的仿真波形圖</p><p>

73、　　圖3-2 乒乓球仿真波形二</p><p>　　圖3-3所示為A方發(fā)球，B方提前擊球的情況，此時(shí)，A方得一分。圖中還顯示了A方發(fā)球，B方在規(guī)定的時(shí)刻沒(méi)有接到球的情況，此時(shí)，A方又得一分。</p><p>　　圖3-3 乒乓球仿真波形三</p><p>　　圖3-4所示為A方得分增加到11分的情況，此時(shí)awin輸出高電平，輸出分?jǐn)?shù)保持不變。當(dāng)清零信號(hào)按下時(shí)，得分清

74、為零，awin輸出恢復(fù)低電平，又可以開(kāi)始新的一局比賽。</p><p>　　圖3-4 乒乓球仿真波形四</p><p>　　3.2 乒乓游戲機(jī)頂層電路圖</p><p>　　乒乓游戲機(jī)電路圖如圖3-5所示。</p><p>　　圖3-4 乒乓游戲機(jī)電路圖</p><p><b>　　結(jié)論</b&g

75、t;</p><p>　　通過(guò)本課程的學(xué)習(xí)，能夠掌握EDA的基礎(chǔ)知識(shí)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫(xiě)調(diào)試成功時(shí)，心里特別的開(kāi)心。但是在編寫(xiě)頂層文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過(guò)了，心里終于舒了一口氣。在波形仿真時(shí)，也能仿真正確了。 </p&g

76、t;<p>　　課程設(shè)計(jì)是培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí)，發(fā)現(xiàn)、提出、分析和解決實(shí)際問(wèn)題，鍛煉實(shí)踐能力的重要環(huán)節(jié)，是對(duì)學(xué)生實(shí)際工作能力的具體訓(xùn)練和考察過(guò)程軟件應(yīng)用十分廣泛，因此學(xué)會(huì)應(yīng)用此仿真軟件是十分必要的。</p><p>　　回顧起此次電路的課程設(shè)計(jì)，從選題到定稿，從理論到實(shí)踐，可以學(xué)到很多很多的的東西，同時(shí)不僅可以鞏固了以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。通過(guò)這次課程設(shè)計(jì)懂得

77、了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固，通過(guò)這次課程設(shè)計(jì)之后，一定把以前所學(xué)過(guò)的知識(shí)重新溫故。有時(shí)間多看看各方面書(shū)籍，拓寬知識(shí)面，不斷充實(shí)自我。</p><p>　　不管怎么說(shuō)這次的課程設(shè)計(jì)

78、總算是順利的完成了，了解了軟件的用途。不過(guò)最后還得經(jīng)過(guò)老師的審查，在老師的指導(dǎo)下彌補(bǔ)自己的不足，這樣，這次的課程設(shè)計(jì)才會(huì)畫(huà)上一個(gè)完美的句點(diǎn)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 朱正偉.EDA技術(shù)及應(yīng)用[M].清華大學(xué)出版社,2008.8 :30-36.</p><p>　　[2] 王松武.常用電路模塊分析

79、與設(shè)計(jì)指導(dǎo)[M]. 清華大學(xué)出版社,2007.11 :39-54.</p><p>　　[3] 廖裕評(píng).CPLD數(shù)字電路設(shè)計(jì)——使用MAX+plusⅡ入門(mén)篇[M].清華大學(xué)出版社，2007</p><p>　　[4] 何希才.鄒炳強(qiáng). 通用電子電路應(yīng)用400例[J]. 電子工業(yè)出版社,2006.1 :3-11.</p><p>　　[5] 劉南平.數(shù)字電子電路——圖

80、解電子電路基礎(chǔ)系列[J].科學(xué)出版社:2009.8 :5-20.</p><p>　　[6] 張亦華.數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與EDA工具[M].北京郵電大學(xué)出版社,2003</p><p>　　[7] 譚會(huì)生.EDA技術(shù)及應(yīng)用[M].西安電子科技大學(xué)出版社,2008</p><p>　　[8] 門(mén)宏.怎樣看電子電路圖[J].科學(xué)社會(huì)報(bào),2001.8 :11-22<