亞波長光刻條件下集成電路可制造性設(shè)計(jì)與驗(yàn)證技術(shù)研究.pdf

1、從0.18um技術(shù)節(jié)點(diǎn)開始，半導(dǎo)體制造工藝中廣泛采用了所謂“亞波長光刻”技術(shù)。在該種技術(shù)下生產(chǎn)的集成電路特征尺寸小于光源波長。亞波長光刻的使用，導(dǎo)致掩模圖形和硅片表面實(shí)際印刷圖形之間不再一致。版圖圖形轉(zhuǎn)移過程中的失真，將會影響最后產(chǎn)品的性能參數(shù)，并降低集成電路的成品率。分辨率增強(qiáng)技術(shù)在亞波長光刻條件下的集成電路設(shè)計(jì)制造中已普遍采用，并能夠部分解決集成電路的可制造性問題。但隨著亞波長光刻技術(shù)進(jìn)一步向極限邁進(jìn)，有關(guān)集成電路的可制造性和成品率

2、的新問題不斷涌現(xiàn)，當(dāng)前全世界集成電路工業(yè)界和學(xué)術(shù)界對此予以重點(diǎn)關(guān)注。 論文即針對這一類新問題開展研究，其內(nèi)容為超深亞微米和納米級集成電路可制造性設(shè)計(jì)和驗(yàn)證中的理論和應(yīng)用，主要圍繞亞波長光刻引致的可制造性問題展開。論文介紹了集成電路物理設(shè)計(jì)和光刻工藝的基本技術(shù)背景，介紹了經(jīng)典的光刻模擬基本算法和投射成像軟件的算法和實(shí)現(xiàn)。提出了一種適用于超深亞微米和納米級集成電路實(shí)際生產(chǎn)的光刻模型建模和優(yōu)化的基本框架，包括光學(xué)成像、光刻膠和蝕刻模型