集成電路制造流程

1、2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,1,芯片制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,2,集成電路制造流程,晶圓-- 單晶制備,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,3,直拉法拉單晶,晶圓-- 單晶制備,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,4,區(qū)熔法拉單晶,為了得到所需

2、的電阻率的晶體，摻雜材料被加到拉單晶爐的熔體中，純硅的電阻率在2.5X105歐·cm. 摻雜濃度在2X1021/m3,電阻率10~20歐· cm.,晶圓 -- 切片,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,5,切片磨片倒角得到晶圓,晶圓制備 -- 外延層,硅的外延發(fā)展的起因是為了提高雙極器件和集成電路的性能。外延層就是在重摻雜襯底上生長一層輕摻雜的外延層。外延層

3、的作用在優(yōu)化PN結(jié)擊穿電壓的同時降低了集電極電阻。在CMOS工藝中器件尺寸的縮小將閂鎖效應降到最低。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,6,光刻,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,7,光刻的本質(zhì)是把電路結(jié)構(gòu)復制到以后要進行刻蝕和離子注入的硅片上。這些結(jié)構(gòu)首先以圖形的形式制作在掩膜板的玻璃板上，通過紫外光透過掩膜板把圖形轉(zhuǎn)移到硅片上的光敏薄膜上。,光刻

4、,光刻使用光敏材料和可控的曝光在硅表面形成三維圖形。光刻的過程是照相、光刻、掩膜、圖形形成過程的總稱。總的來說，光刻就在將圖形轉(zhuǎn)移到一個平面的任一復制過程。光刻通常被認為是IC制造中最關鍵的步驟，需要很高的性能才能結(jié)合其他工藝獲得高成品率的最終產(chǎn)品。據(jù)估計光刻成本在整個硅片加工成本中幾乎占到1/3.,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,8,光刻,2012-04-23,中國科學技術(shù)大學 快電子實

5、驗室 劉樹彬 趙雷,9,,摻雜,硅片在生長過程中被摻入了雜質(zhì)原子，從而形成了P型和N型硅。雜質(zhì)的類型由制造商決定，在硅片制造過程中，有選擇地引入雜質(zhì)可以在硅片上產(chǎn)生器件。這些雜質(zhì)通過硅片上的掩膜窗口，進入硅的晶體結(jié)構(gòu)中，形成摻雜區(qū)。摻雜的工藝擴散和離子注入2種方法。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,10,摻雜 -- 擴散,硅中固態(tài)雜質(zhì)的擴散需要3個步驟：預淀積、推進（推阱）、和退火

6、（激活雜質(zhì)）。預淀積過程中，硅片被送入到高溫擴散爐中，雜質(zhì)從源轉(zhuǎn)移到擴散爐中，溫度800到1100℃持續(xù)10~30分鐘，雜質(zhì)僅進入了硅片很薄的一層。推進：在高溫過程中（1000到1250℃），使淀積的雜質(zhì)穿過硅晶體，在硅中形成期望的結(jié)深。退火：溫度稍微升高一點，使雜質(zhì)原子與硅中原子鍵合，激活雜原子。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,11,摻雜 -- 離子注入,離子注入是一種向硅材料中引

7、入可控數(shù)量的雜質(zhì)，以改變其電學性能的方法。在現(xiàn)代硅制造過程中有廣泛的應用，其中最主要的用途是摻雜半導體材料，離子注入能夠重復控制雜質(zhì)濃度和深度，在幾乎所有的應用中都優(yōu)于擴散。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,12,離子注入機示意圖,摻雜 -- 離子注入,精確控制雜質(zhì)含量（誤差在2%左右, 擴散工藝為5~10%）很好的雜質(zhì)均勻性（通過掃描的方法來控制雜質(zhì)的均勻性）對雜質(zhì)穿透深度有很好的控制

8、（通過控制離子束能量控制雜質(zhì)的穿透深度）低溫工藝（注入溫度在中溫<125℃下進行）高速離子束能穿過薄膜更小的側(cè)墻擴散，使器件分布間隔更加緊密，減小柵-源和柵-漏重疊。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,13,CVD（化學氣象淀積）,化學氣象淀積是通過氣體的化學反應在硅片表面上淀積一層固體膜的工藝。CVD工藝經(jīng)常用來淀積1.二氧化硅：用于形成層間介質(zhì)，淺槽隔離的填充物和側(cè)墻。

9、2.氮化硅：用于制造淺槽隔離用的掩膜和硅片最終的鈍化層。3.多晶硅：用于淀積多晶硅柵或多晶硅電阻。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,14,N阱擴散,N阱CMOS工藝中，NMOS位于外延層，而PMOS位于N阱中。晶片熱化后使用N阱掩膜板對外延層上的氧化層上的光刻膠進行光刻，氧化物刻蝕出窗口后，從窗口注入一定劑量的磷離子。高溫推結(jié)工藝產(chǎn)生深的輕摻雜N型區(qū)域，稱為N阱。,2012-04-23,

10、中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,15,場注入(溝道終止注入),為了制造實用的MOS管，CMOS工藝一直謹慎的減小閾值電壓。LOCOS（local oxidation of silicon，局部氧化）可以使用厚的場氧來提高后場閾值電壓，避免在場氧下形成反型層。同時可以在場區(qū)下面選擇性注入一些雜質(zhì)來提高厚場區(qū)的閾值電壓。P區(qū)接受P型的場區(qū)注入，N區(qū)接受N型的溝道注入。在所有場氧生長的地方都需要進行場注入：1、場

11、區(qū)注入時可以確保場氧在較大電壓偏置下不會形成反型層。2、重摻雜下的反偏PN結(jié)的反向漏電流很小，確保2個MOSFET不會導通。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,16,場氧（熱氧化生長）,熱氧化即通過把硅暴露在高純氧的高溫氣氛圍里完成均勻氧化層的生長。熱氧化分為濕氧氧化和干氧氧化兩種。濕氧氧化：當反應中有水汽參與，即濕氧氧化，氧化速率較快。干氧氧化：如果氧化反應在沒有水汽

12、的環(huán)境里，稱為干氧氧化。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,17,場氧（熱氧化生長）,濕氧氧化因為水蒸氣在Si中的擴散速度比氧氣快，所以濕氧氧化速度快，氧化膜的質(zhì)量差。干氧氧化速度慢，但是氧化膜的致密度較好。濕氧氧化一般用于制造場氧，干法氧化用于制造硅柵用的薄氧。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,18,柵氧和閾值電壓調(diào)整,未經(jīng)調(diào)整的PMOS管

13、的閾值電壓在-1.5 V到-1.9 V之間，NMOS可能在-0.2 V到0.2 V之間。所以在柵氧（厚度在0.01 um~0.03 um）生長后，一般在柵氧區(qū)注入硼來進行閾值電壓調(diào)整。工藝線上一般同時對NMOS和PMOS進行閾值電壓調(diào)整，將NMOS閾值電壓調(diào)整到0.7~0.8 V，PMOS調(diào)整到0.8~0.9 V阱區(qū)摻雜濃度過高會導致阱區(qū)結(jié)電容和襯偏效應更加明顯，閾值電壓調(diào)整可以降低阱的摻雜濃度。,2012-04-23,中國科學技術(shù)大

14、學 快電子實驗室 劉樹彬 趙雷,19,多晶硅淀積,使用多晶硅掩膜（也成Poly層）光刻淀積多晶硅層，現(xiàn)代工藝足以制造22 nm（May 2，2011）的多晶硅柵。柵長的變化直接影響晶體管的跨度，因而對多晶硅的刻蝕成為了CMOS工藝中最關鍵的光刻步驟，也是最有挑戰(zhàn)性的光刻步驟。一般我們把能刻蝕的最小柵長稱為工藝線的特征尺寸。使用SiH4在650℃下化學氣象淀積多晶硅（注意1000~1250℃會形成單晶硅）對多晶硅層進行磷離子

15、注入，用于減小多晶硅的方塊電阻（10-40 Ω/ □）。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,20,源/漏注入,使用硼摻雜來形成P+有源區(qū)，用于形成PMOS器件，現(xiàn)代工藝一般使用多晶硅柵來做自對準。P+也用于和P襯底接觸，將襯底置于固定某一定電壓（一般為最低電壓，比如地）來避免NMOS發(fā)生閂鎖效應（latch-up）。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙

16、雷,21,源/漏注入,使用砷離子注入來形成N+有源區(qū)，用于形成NMOS器件，采用多晶硅柵來做自對準。N+也用于來和N阱形成阱接觸，將N阱置于固定某一電壓（一般為最高電壓VDD或源端電壓），來避免PMOS發(fā)生閂鎖效應(latch-up).,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,22,接觸孔,完成源/漏注入后，會使用CVD技術(shù)在晶圓上覆蓋一層0.25um~0.5um的SiO2。然后在需要和金屬接觸

17、的地方打出接觸孔，以便讓金屬層同有源區(qū)或多晶硅形成歐姆接觸。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,23,金屬化,使用金屬層來進行器件的電氣連接，金屬早期一般使用鋁材料。因為鋁材料容易發(fā)生電遷移，某些工藝線會使用摻銅的鋁來降低發(fā)生電遷移的可能性?，F(xiàn)代超深亞微米工藝一般使用銅來進行互連。雙層金屬流程需要5塊掩模版：接觸孔（用于和有源區(qū)或多晶硅進行歐姆接觸），金屬一，通孔（連接金屬一和金屬二），金屬

18、二。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,24,鈍化層,在完成金屬化后，會使用CVD工藝先淀積一層SiO2來做鈍化層，最后再淀積Si3N4進行鈍化，更好隔絕濕氣。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,25,工藝擴展,雙阱工藝雙層PolyNMOS和PMOS使用不同的閾值電壓調(diào)整多層金屬，早期使用一層金屬，慢慢擴展到雙層金屬，0.35um工藝可以提供3~

19、4層金屬，現(xiàn)代工藝足以提供6層以上的金屬。鎳鉻合金薄膜電阻（金屬膜電阻，高方塊電阻阻）BiCMOS工藝BCD工藝HVCMOS工藝,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,26,版圖（Layout）設計,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,27,版圖設計,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,28,版圖設計,20

20、12-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,29,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,30,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,31,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,32,集成電路設計制造過程,2012-04-23

21、,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,33,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,34,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,35,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,36,集成電路設計制造過程,2012-04-23,中國科學技術(shù)大

22、學 快電子實驗室 劉樹彬 趙雷,37,版圖結(jié)構(gòu),集成電路加工的平面工藝設計 制版 加工 成片芯片的剖面結(jié)構(gòu),2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,38,芯片的剖面結(jié)構(gòu)從平面工藝到立體結(jié)構(gòu)，需要多層掩膜版，所以版圖是分層次的，由多層圖形疊加而成。,,,,版圖,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,39,版圖,201

23、2-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,40,版圖,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,41,N-well,P+ implant,Ploy 1,Contact,Via,Active,N+ implant,Metal 1,Metal 2,版圖,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,42,版圖,1、N阱——做N阱的封閉圖形處，窗

24、口注入形成P管的襯底2 、有源區(qū)——做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層3 、多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅4 、有源區(qū)注入——P+,N+區(qū)。做源漏及阱或襯底連接區(qū)的注入5 、接觸孔——多晶硅，擴散區(qū)和金屬線1接觸端子。6 、金屬線1——做金屬連線，封閉圖形處保留鋁7 、通孔——兩層金屬連線之間連接的端子8 、屬線2——做金屬連線，封閉圖形處保留鋁,2012

25、-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,43,版圖,1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,44,版圖,2 、有源區(qū)——做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,45,版圖,3 、多晶硅——做硅柵和

26、多晶硅連線。封閉圖形處，保留多晶硅,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,46,版圖,4 、有源區(qū)注入——P+,N+區(qū)。做源漏及阱或襯底連接區(qū)的注入,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,47,版圖,4 、有源區(qū)注入——P+ 區(qū)。,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,48,版圖,5 、接觸孔——多晶硅，擴散區(qū)和金屬線

27、1接觸端子,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,49,版圖,6 、金屬線1——做金屬連線，封閉圖形處保留鋁,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,50,版圖,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,51,反相器的版圖與原理圖對照,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,52,制造過

28、程（1）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,53,制造過程（2）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,54,制造過程（3）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,55,制造過程（4）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,56,制造過程（5）,2012-04-23,中國科學

29、技術(shù)大學 快電子實驗室 劉樹彬 趙雷,57,制造過程（6）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,58,制造過程（7）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,59,制造過程（8）,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬 趙雷,60,CMOS反相器截面,2012-04-23,中國科學技術(shù)大學 快電子實驗室 劉樹彬