QC-LDPC碼設計和分層譯碼器的FPGA實現(xiàn).pdf

1、LDPC碼自上世紀90年代被重新認識以來，由于其接近香農(nóng)極限的糾錯能力，適合快速譯碼的優(yōu)點得到人們的廣泛關注，成為信道編碼領域新的研究熱點，并成為下一代移動通信的寵兒。如今，LDPC碼已經(jīng)廣泛應用于DVB-S2、CMMB以及Wi-Fi等通信系統(tǒng)。
　　伴隨著LDPC碼研究的發(fā)展，LDPC碼的硬件實現(xiàn)也得到了快速發(fā)展。早期采用的串行結(jié)構(gòu)和全并行結(jié)構(gòu)都有其明顯的缺點。隨著QC-LDPC碼的提出，充分利用QC-LDPC準循環(huán)特性的部分并

2、行結(jié)構(gòu)也隨之提出。利用準循環(huán)特性，部分并行結(jié)構(gòu)在譯碼速度和硬件資源消耗之間進行了很好的平衡，使之更適于硬件的實現(xiàn)和推廣。
　　隨著研究的進一步發(fā)展，LDPC碼的譯碼算法也基于原來的TPMP類算法提出了TDMP算法，同時提出了適合TDMP算法的分層譯碼結(jié)構(gòu)。分層譯碼結(jié)構(gòu)加快了譯碼算法的收斂速度，同時減小了算法的復雜程度，既提高了譯碼速度，又降低了硬件資源消耗。但分層譯碼結(jié)構(gòu)要求LDPC碼的每一個分層的列權(quán)重不大于1，而CMMB等部分

3、標準的LDPC碼不滿足這一要求。如何使得分層譯碼結(jié)構(gòu)更廣泛的應用于各種LDPC碼結(jié)構(gòu)并硬件實現(xiàn)是本文的研究重點。
　　本文首先介紹了LDPC碼的基本原理，并為QC-LDPC碼的快速編碼器硬件實現(xiàn)，提出了一種隨機構(gòu)成QC-LDPC校檢矩陣的方法。
　　然后對LDPC碼的幾種軟判決譯碼方法的譯碼性能和復雜性進行了分析和軟件仿真。選擇歸一化最小和算法為本文硬件實現(xiàn)的譯碼算法。通過軟件仿真確定歸一化最小和算法的修正因子0.8??，運

4、算數(shù)據(jù)采用6比特量化。
　　再后對幾種譯碼結(jié)構(gòu)進行了分析，在分層譯碼結(jié)構(gòu)的基礎上進行了改進，將分層譯碼結(jié)構(gòu)推廣到不可分層LDPC碼。并應用這種結(jié)構(gòu)設計了針對3/4碼率，8192碼長（3,6）規(guī)則不可分層QC-LDPC碼譯碼器的硬件結(jié)構(gòu)。
　　最后利用Verilog硬件語言實現(xiàn)硬件編程。用QuartusⅡ軟件，選用Altera公司StrtixⅣ系列的EP4SGX180HF35C2器件實現(xiàn)了譯碼器的布局布線、綜合優(yōu)化。用Mode