SOC低功耗物理設(shè)計中電源網(wǎng)絡(luò)分析與研究.pdf

1、隨著半導(dǎo)體工藝水平越來越先進(jìn)，集成電路的發(fā)展進(jìn)入到片內(nèi)系統(tǒng)(SystemOnChip，SOC)的時代。芯片的規(guī)模越來越大，能達(dá)到上千萬門，而如此大規(guī)模的晶體管帶來的功耗問題急需解決。數(shù)字集成電路物理設(shè)計是集成電路設(shè)計中的重要組成部分。物理設(shè)計中電源網(wǎng)絡(luò)的規(guī)劃，其性能的優(yōu)劣直接影響到數(shù)字集成電路片內(nèi)系統(tǒng)能否正常工作，因此，對其進(jìn)行研究具有重要的意義。本文將對SOC物理設(shè)計的電源網(wǎng)絡(luò)情況進(jìn)行詳細(xì)的研究。
　　 本文首先介紹了集成電路

2、設(shè)計中功耗的組成理論。影響靜態(tài)功耗以及動態(tài)功耗的因素，從器件結(jié)構(gòu)上考慮降低靜態(tài)功耗的方法以及動態(tài)功耗中的開關(guān)功耗和瞬間的短路功耗的計算方法，總結(jié)低功耗設(shè)計優(yōu)化的方向。然后基于對SOC功耗工作原理的研究，結(jié)合基于Encounter的TCL指令編寫CPF功耗約束文件，利用一些多電源域、電源關(guān)斷、變頻等手段來進(jìn)行低功耗的設(shè)計規(guī)劃。根據(jù)規(guī)劃的結(jié)果，在物理設(shè)計的階段，運用EPS設(shè)計電源網(wǎng)格視圖，對不同的電源網(wǎng)絡(luò)線進(jìn)行靜態(tài)電壓降的分析，在靜態(tài)壓降滿