Garfield芯片的電源網(wǎng)絡(luò)優(yōu)化設(shè)計(jì).pdf

1、集成電路的電源完整性主要受到芯片內(nèi)電源網(wǎng)絡(luò)的影響，它關(guān)系到芯片的功耗、性能和可靠性等諸多方面，在集成電路后端設(shè)計(jì)中占有重要地位。隨著工藝的進(jìn)步，集成電路的器件尺寸越來(lái)越小，同時(shí)規(guī)模越來(lái)越大，隨之導(dǎo)致了芯片功耗急劇提高，這些變化使電源完整性效應(yīng)的影響日趨明顯。在進(jìn)入深亞微米領(lǐng)域之后，這種影響格外顯著。本文討論了電源完整性問題的起因和后果，以及優(yōu)化方案，并且有效解決了一款SOC芯片的電源完整性問題。 電源完整性主要包括線上壓降(IR

2、-Drop)和電遷移(EM)兩種效應(yīng)。在深亞微米領(lǐng)域，更細(xì)的金屬線會(huì)導(dǎo)致更大的線上電阻進(jìn)而造成更嚴(yán)重的IR—Drop。過大的IR-Drop會(huì)降低CMOS器件的驅(qū)動(dòng)能力，進(jìn)而會(huì)造成器件延時(shí)的增加以及扇出網(wǎng)絡(luò)串?dāng)_的惡化。經(jīng)驗(yàn)表明[2]，5％的IR-Drop會(huì)導(dǎo)致15％額外的器件延時(shí)。更重要的是在深亞微米環(huán)境下，電源電壓降已接近噪聲邊緣，所以IR-Drop造成的壓降就成為不可忽略的重要因素。電遷移效應(yīng)會(huì)造成長(zhǎng)時(shí)間的工作下芯片內(nèi)連線的短路或者斷

3、路，使芯片的可靠性降低。如何利用有限的面積合理分布電源網(wǎng)絡(luò)，使芯片的電源完整性都處于合理范圍之內(nèi)是本課題需要實(shí)現(xiàn)的目標(biāo)。 本文首先介紹了電源完整性的概念、相關(guān)理論和實(shí)際中需要重點(diǎn)考慮的一些因素，包括IR—Drop和EM效應(yīng)。然后介紹了的電源網(wǎng)絡(luò)設(shè)計(jì)流程和方法，詳細(xì)解釋了其中的關(guān)鍵環(huán)節(jié)：電源網(wǎng)絡(luò)方案、功耗分析和電源完整性分析，并選擇了一種合適的電源設(shè)計(jì)方案和優(yōu)化電源完整性的方法。為了驗(yàn)證方案的可靠性，以一款SOC芯片作為實(shí)驗(yàn)平臺(tái)，