基于時(shí)鐘網(wǎng)絡(luò)的低功耗物理設(shè)計(jì)方法研究與實(shí)現(xiàn).pdf

1、隨著集成電路領(lǐng)域工藝技術(shù)的進(jìn)步，芯片中集成的晶體管數(shù)目大量增加，由此帶來的功耗增長使得芯片穩(wěn)定度下降，影響芯片的工作質(zhì)量。因此如何降低功耗已經(jīng)成為當(dāng)前設(shè)計(jì)的關(guān)鍵。本文在分析芯片功耗來源的基礎(chǔ)上，從構(gòu)成時(shí)鐘網(wǎng)絡(luò)功耗的三個(gè)方面進(jìn)行了低功耗設(shè)計(jì)的研究。
　　首先從降低時(shí)鐘頻率的角度出發(fā)探討了一種分頻時(shí)鐘的低功耗設(shè)計(jì)方法。利用低頻時(shí)鐘之間的數(shù)據(jù)交互，考慮到不同頻率時(shí)鐘的相位關(guān)系，使得數(shù)據(jù)交互路徑達(dá)到高頻的效果。將設(shè)計(jì)中必要的高頻路徑采用上

2、述方法實(shí)現(xiàn)，其它路徑保持在低頻狀態(tài)時(shí)，能夠降低芯片的整體功耗。而且利用低頻時(shí)鐘間交互達(dá)到高頻性能的路徑所占比例越大，降低功耗的效果越明顯。通過以實(shí)際工程項(xiàng)目ASIC DX芯片為實(shí)驗(yàn)對象，對采用正常工作頻率條件下的芯片功耗與采用分頻設(shè)計(jì)方法得到的芯片功耗進(jìn)行比較分析，實(shí)驗(yàn)結(jié)果表明該設(shè)計(jì)方法能顯著降低芯片功耗。
　　其次針對時(shí)鐘樹綜合階段，從降低負(fù)載電容角度分別探討了時(shí)鐘樹構(gòu)建單元的選擇及時(shí)鐘網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的優(yōu)化兩種不同的設(shè)計(jì)方案。通過