無線接入SOC芯片的低功耗物理設計.pdf

1、當代超大規(guī)模集成電路設計日趨成熟，集成電路產業(yè)已經成為現(xiàn)代工業(yè)發(fā)展的基石，已經被廣泛的應用到計算機、通訊、互聯(lián)網、制造業(yè)等。當工藝發(fā)展到深亞微米的時候，功耗對電路的影響已經成為集成電路設計中的不可忽略的問題。功耗不但直接影響芯片的封裝形式和成本，而且過高的功耗將導致芯片熱量的增加，直接影響著芯片的可靠性。同時片上系統(tǒng)的設計是集成電路工藝提高的必然結果。對電路的性能、功耗、成本和可靠性都非常有利，已經成為集成電路發(fā)展的方向。但由于門數(shù)較多

2、，功耗也就成為一個設計中的瓶頸問題。 無線接入SOC芯片是無線自組織網的節(jié)點芯片，無線傳感網絡的上層協(xié)議采用的是基于IEEE802.15.4自行開發(fā)的協(xié)議，主要是針對低功耗、低速率的應用，數(shù)據(jù)傳輸速率在100Kps左右。本文研究了該芯片從邏輯綜合到物理實現(xiàn)各個階段的低功耗設計及其實施方法，為芯片的低功耗設計提供了方法和流程上的參考。該設計在芯片中均獲得了有效的驗證，可以應用在其它芯片設計中。為其它的芯片設計奠定基礎。 全

3、文首先詳細闡述了低功耗設計技術的發(fā)展狀況以及研究意義，接下來具體分析了功耗的組成，以及在邏輯設計階段動態(tài)功耗和靜態(tài)功耗的優(yōu)化方法。論文以無線接入SOC芯片為例，基于Cadence的EDA平臺，對無線接入SOC芯片在邏輯綜合階段進行了低功耗的優(yōu)化，主要采用的是門控時鐘方法，并比較了優(yōu)化結果；同時對無線接入SOC芯片完成了后端設計，并對于物理實現(xiàn)的每個過程中的功耗優(yōu)化策略進行了詳細研究。在布局階段：通過不斷分析比較得到了最佳功耗布局方案；在