基于自適應(yīng)電壓調(diào)節(jié)的SoC芯片低功耗設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著集成電路工藝尺寸逐漸縮小，芯片單位面積上的功耗也逐步上升，低功耗成為芯片設(shè)計(jì)過程中必須要考慮的重要問題。另一方面?zhèn)鹘y(tǒng)的芯片都是基于最壞情況設(shè)計(jì)，采用的工作電壓過于保守，造成功耗的浪費(fèi)，在小尺寸先進(jìn)工藝下尤為顯著。自適應(yīng)電壓調(diào)節(jié)（Adaptive Voltage Scaling，AVS）通過片上時(shí)序監(jiān)測單元實(shí)時(shí)監(jiān)測關(guān)鍵路徑時(shí)序，在關(guān)鍵路徑時(shí)序較為寬松時(shí)降低電壓，從而降低功耗，是解決這兩個(gè)問題的有效手段。
　　本文在調(diào)研國內(nèi)外常用

2、AVS方法的基礎(chǔ)上，確定了將基于通用監(jiān)測單元的AVS技術(shù)作為主要研究對(duì)象。該方法設(shè)計(jì)了一種與關(guān)鍵路徑延時(shí)變化趨勢最接近的監(jiān)測路徑，以監(jiān)測路徑延時(shí)反映關(guān)鍵路徑時(shí)序。本文首先搭建了一個(gè)AVS電路的實(shí)現(xiàn)平臺(tái)——一個(gè)小型系統(tǒng)芯片(System on a Chip,SoC)，并從理論上分析了監(jiān)測路徑與關(guān)鍵路徑延時(shí)的關(guān)系;然后通過監(jiān)測效果對(duì)比從三種候選的監(jiān)測路徑中選出最優(yōu)監(jiān)測路徑，進(jìn)而設(shè)計(jì)了延時(shí)檢測單元，完成整個(gè)通用監(jiān)測單元的設(shè)計(jì);此后設(shè)計(jì)了工藝角

3、檢測模塊和AVS調(diào)節(jié)模塊，選取了不同工藝角下的監(jiān)測修正系數(shù)，提高監(jiān)測準(zhǔn)確性;最后搭建了基于HSIM和VCS的混合仿真平臺(tái)，對(duì)整個(gè)設(shè)計(jì)進(jìn)行仿真驗(yàn)證。
　　本文采用SMIC0.18μm CMOS工藝，完成了整個(gè)SoC從RTL代碼到版圖的設(shè)計(jì)，版圖面積為1.3×1.3mm2，工作頻率為100MHz，AVS調(diào)節(jié)模塊所增加的面積僅為2％。利用HSIM與VCS混合仿真平臺(tái)仿真，結(jié)果表明，在典型情況（TT工藝角、25℃）下工作電壓可降低至1.4