SOC設(shè)計(jì)中IP核的測(cè)試方法與應(yīng)用.pdf

1、隨著半導(dǎo)體工藝的進(jìn)展和設(shè)計(jì)水平的提高,芯片設(shè)計(jì)業(yè)已進(jìn)入了SOC(系統(tǒng)級(jí)芯片)時(shí)代.單個(gè)芯片上集成了更多數(shù)量的晶體管,能夠完成更加復(fù)雜的功能.另外由于日益緊迫的市場(chǎng)要求,芯片的設(shè)計(jì)周期變得很短,大量地運(yùn)用預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)IP模塊來(lái)構(gòu)建SOC芯片的方法逐漸成為主流.所以,當(dāng)前SOC芯片的兩個(gè)顯著特點(diǎn)是規(guī)模巨大和大量的內(nèi)嵌芯核.但是如此大規(guī)模的芯片其制造故障也會(huì)隨之提高,這就對(duì)芯片測(cè)試提出了更高的要求,不僅需要更大型和更昂貴的測(cè)試儀器、更加精

2、準(zhǔn)的時(shí)序控制,還需要花費(fèi)更長(zhǎng)的單芯片測(cè)試時(shí)間,這都會(huì)導(dǎo)致測(cè)試成本的提高.當(dāng)前SOC芯片內(nèi)部大量地采用IP核,由于IP的使用、授權(quán)、保護(hù)等措施也會(huì)給測(cè)試帶來(lái)更多的挑戰(zhàn).在以往傳統(tǒng)的測(cè)試領(lǐng)域里,即使是運(yùn)用了DFT(可測(cè)性設(shè)計(jì))技術(shù),采用基于掃描鏈的測(cè)試方法,也還是難以滿足如今的測(cè)試成本激增的問(wèn)題.然而,如果采用基于BIST(內(nèi)建自測(cè)試)的測(cè)試技術(shù),在芯片內(nèi)部增加了測(cè)試電路,在測(cè)試時(shí)期使用自測(cè)試的方式測(cè)試內(nèi)嵌的芯核,就能夠測(cè)試諸如IP芯核、片