基于IP核的SoC測試的多目標(biāo)優(yōu)化及控制結(jié)構(gòu)設(shè)計研究.pdf

1、片上系統(tǒng)(System on Chip,SoC)是當(dāng)今集成電路設(shè)計的一大主流。基于IP核設(shè)計的SoC加快了產(chǎn)品上市時間,但是IP核集成化的SoC測試成為了SoC設(shè)計及生產(chǎn)過程中的一大挑戰(zhàn)。文章針對 SoC的測試時間及測試功耗多目標(biāo)聯(lián)合優(yōu)化問題展開研究。
　　文章在研究了IEEE1500標(biāo)準(zhǔn)的基礎(chǔ)上,重點對IP核的Wrapper結(jié)構(gòu)進(jìn)行了研究。在此基礎(chǔ)上,研究配置有Wrapper結(jié)構(gòu)的IP核的測試時間及測試功耗,包括以減少IP核測試

2、時間為目的的Wrapper掃描鏈均衡化,以及建立IP核的測試功耗研究模型。SoC的測試時間與測試功耗是兩個相互制約的目標(biāo),為了完成對 SoC測試時間與測試功耗的多目標(biāo)聯(lián)合優(yōu)化,文章建立了SoC中IP核測試分組優(yōu)化模型,并且在深入研究多目標(biāo)進(jìn)化算法中非支配排序遺傳算法(Non-dominated Sorting Genetic Algorithm II, NSGA-II)的基礎(chǔ)上,將其應(yīng)用于優(yōu)化模型的求解。
　　為了實現(xiàn)對優(yōu)化模型及

3、優(yōu)化結(jié)果的支持,文章設(shè)計了基于IP核的SoC測試控制結(jié)構(gòu)。包括IP核的Wrapper控制模塊,IP核的三種測試控制開關(guān),開關(guān)控制寄存器,測試數(shù)據(jù)總線復(fù)用結(jié)構(gòu)以及芯片級測試控制模塊。
　　最后文章采用ITC’02標(biāo)準(zhǔn)電路中的h953和p93791進(jìn)行NSGA-II算法和聯(lián)合優(yōu)化模型的驗證,另外設(shè)計了一個簡單的被測電路進(jìn)行測試控制結(jié)構(gòu)的驗證。結(jié)果表明,算法能夠獲得模型的無偏最優(yōu)解,并且文章設(shè)計的測試控制結(jié)構(gòu)能夠?qū)崿F(xiàn)算法的優(yōu)化結(jié)果,體現(xiàn)