抗PVT變化的自適應電源電壓調(diào)整電路設計.pdf

1、隨著CMOS工藝和集成電路設計的發(fā)展，集成電路的尺寸不斷縮小，PVT(Process，Voltage and Temperature)波動對集成電路的影響也越來越嚴重。而集成電路進入深亞微米后，晶體管的漏電日益嚴重，加上廣泛使用的便攜式電子設備絕大部分時間處于待機狀態(tài)。因此，研究抗PVT波動的靜態(tài)低功耗技術，具有很強的現(xiàn)實意義。PVT波動主要來源于集成電路的制造流程和電路運行的實際環(huán)境，因為PVT波動會影響集成電路的性能、穩(wěn)定性和功耗，

2、所以進行電路設計時必須考慮PVT波動。自適應電源電壓技術是一種實時電路低功耗技術，它根據(jù)電路的PVT變化及時調(diào)整電源電壓，以保證性能和功耗要求。隨著SoC系統(tǒng)的廣泛使用，自適應電源電壓技術面臨速度和功耗的挑戰(zhàn)。因此，自適應電源電壓電路的設計必須綜合考慮系統(tǒng)的功能、性能和功耗要求。
　　本文的主要工作是在深入研究晶體管的漏電機制和PVT波動來源的基礎上，采用自適應電源電壓技術，使用SMIC130nm工藝，設計出一種快速的、抗PVT波

3、動的自適應電源電壓調(diào)整電路。該自適應電源電壓調(diào)整電路總的靜態(tài)功耗為53.85uW，并能根據(jù)工藝溫度變化，迅速調(diào)整芯片的待機電源電壓，調(diào)整時間不超過30ns。將自適應電源電壓調(diào)整技術應用于ISCAS’85系列的Benchmark電路，通過HSPICE仿真表明，應用這項技術，不同溫度工藝條件下電路的漏電功耗都顯著減小，最大減小幅度為96.2％；電路規(guī)模越大，漏電功耗降低幅度越大。本文提出的自適應電源電壓調(diào)整技術能夠在很大程度上降低電路待機時