DDR2 SDRAM控制器物理層主從控制DLL的設(shè)計(jì).pdf

1、DDR2 SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會(huì)）進(jìn)行開發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)。由于DDR2 SDRAM中數(shù)據(jù)為雙倍傳輸，即在數(shù)據(jù)時(shí)鐘的上升沿和下降沿都同時(shí)進(jìn)行采樣操作，因此在DDR2 SDRAM控制器物理層中如何快速準(zhǔn)確定位采樣時(shí)鐘就至關(guān)重要，能否正確接收和采樣數(shù)據(jù)成為影響內(nèi)存控制器性能的重要因素。
　　延遲鎖相環(huán)DLL具備時(shí)鐘定位準(zhǔn)確、抗抖動(dòng)能力強(qiáng)、鎖定速度快等優(yōu)點(diǎn)，在各種時(shí)序系統(tǒng)中得到了廣泛的應(yīng)用。隨著內(nèi)存技術(shù)的發(fā)

2、展，內(nèi)存控制器對(duì)時(shí)鐘的抖動(dòng)和偏差提出了更高的要求，使得DLL在DDR控制器的應(yīng)用領(lǐng)域得到了越來越重要的重視，并且已廣泛應(yīng)用于高速存儲(chǔ)器接口的時(shí)鐘同步、倍頻和多相時(shí)鐘發(fā)生器等電路中。
　　本文通過對(duì)DDR2控制器和DLL理論的研究，基于0.13um CMOS工藝，全定制設(shè)計(jì)了一款應(yīng)用于DDR2控制器物理層的主從結(jié)構(gòu)的延遲鎖相環(huán)，工作頻率在400MHz，實(shí)現(xiàn)了4相的壓控延遲線，產(chǎn)生4相延遲時(shí)鐘。延遲鎖相環(huán)所產(chǎn)生的延遲時(shí)鐘保證DDR2在