DDR3 SDRAM控制器與PHY的設(shè)計與仿真.pdf

1、隨著半導(dǎo)體技術(shù)的發(fā)展，如今計算機系統(tǒng)中的處理器與存儲器的性能大幅度改善，工作頻率也飛速上升。但是由于處理器與存儲器的設(shè)計廠商不同，導(dǎo)致兩者發(fā)展的不同步，處理器的性能遠遠超過存儲器的，“存儲墻”問題變得很嚴重，存儲器的訪存效率、帶寬、工作頻率很難滿足現(xiàn)代處理器的需求，處理器的能力難以完全發(fā)揮出來，計算機系統(tǒng)的整體性能也因此受到限制。存儲器控制器作為處理器與存儲器之間數(shù)據(jù)傳輸?shù)臉蛄?，因此研究一款高效的存儲器控制器至關(guān)重要。
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2、先對DDR3 SDRAM標準深入研究，分析了DDR3操作的各種時序參數(shù)，講解了頁命中、頁快速命中、頁未命中等概念，指出了影響DDR3讀寫效率的因素，即尋址沖突。然后提出了通過對讀寫命令執(zhí)行順序調(diào)整以及不同Bank命令交叉執(zhí)行的方式，提高讀寫效率。PHY將控制器和存儲器連接起來，通過DQS硬核對輸出的DQS信號延遲調(diào)整，完成寫平衡操作，使用DQS硬核檢測DQS信號，并將采樣到的DQS信號相移90度作為DQ信號的采樣時鐘，完成讀校準。本文對