DDR3 SDRAM控制器與PHY的設(shè)計(jì)與仿真.pdf

1、隨著半導(dǎo)體技術(shù)的發(fā)展，如今計(jì)算機(jī)系統(tǒng)中的處理器與存儲(chǔ)器的性能大幅度改善，工作頻率也飛速上升。但是由于處理器與存儲(chǔ)器的設(shè)計(jì)廠商不同，導(dǎo)致兩者發(fā)展的不同步，處理器的性能遠(yuǎn)遠(yuǎn)超過(guò)存儲(chǔ)器的，“存儲(chǔ)墻”問(wèn)題變得很?chē)?yán)重，存儲(chǔ)器的訪存效率、帶寬、工作頻率很難滿(mǎn)足現(xiàn)代處理器的需求，處理器的能力難以完全發(fā)揮出來(lái)，計(jì)算機(jī)系統(tǒng)的整體性能也因此受到限制。存儲(chǔ)器控制器作為處理器與存儲(chǔ)器之間數(shù)據(jù)傳輸?shù)臉蛄?，因此研究一款高效的存?chǔ)器控制器至關(guān)重要。
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2、先對(duì)DDR3 SDRAM標(biāo)準(zhǔn)深入研究，分析了DDR3操作的各種時(shí)序參數(shù)，講解了頁(yè)命中、頁(yè)快速命中、頁(yè)未命中等概念，指出了影響DDR3讀寫(xiě)效率的因素，即尋址沖突。然后提出了通過(guò)對(duì)讀寫(xiě)命令執(zhí)行順序調(diào)整以及不同Bank命令交叉執(zhí)行的方式，提高讀寫(xiě)效率。PHY將控制器和存儲(chǔ)器連接起來(lái)，通過(guò)DQS硬核對(duì)輸出的DQS信號(hào)延遲調(diào)整，完成寫(xiě)平衡操作，使用DQS硬核檢測(cè)DQS信號(hào)，并將采樣到的DQS信號(hào)相移90度作為DQ信號(hào)的采樣時(shí)鐘，完成讀校準(zhǔn)。本文對(duì)