基于多種軟件的DDR3的關(guān)鍵時序參數(shù)的仿真與分析.pdf

1、隨著信息量增長的越來越迅速，DDR(Double Data Rate)芯片的應(yīng)用也越來越廣泛，由于其數(shù)據(jù)傳輸速率以及工作頻率的逐步提升，又由于DDR基于并行總線結(jié)構(gòu)，導(dǎo)致相鄰的總線間更容易互相影響，這使得信號間的時序問題變得越來越嚴重，所以對DDR系統(tǒng)設(shè)計的時序要求也越來越高，越來越嚴格。
　　本文使用目前廣泛應(yīng)用的EDA工具Cadence、ANSYS以及Sigrity軟件分別對實際電路板上的DDR3模塊的關(guān)鍵時序參數(shù)進行仿真與分

2、析。本文首先闡述了DDR3采用的源同步時鐘信號的工作原理，以及DDR3關(guān)鍵時序參數(shù)的含義和規(guī)范要求，然后通過三種不同的軟件對板上DDR3部分的關(guān)鍵參數(shù)進行仿真，最后將三種軟件仿真結(jié)果和實測結(jié)果以及業(yè)內(nèi)JEDEC（電子工程設(shè)計發(fā)展聯(lián)合協(xié)會）標準對比，通過對比三種不同的軟件仿真前準備工作、仿真結(jié)果和仿真精度，得到三種不同軟件進行時序仿真分析的優(yōu)缺點，可為不同場合以及不同精度要求下進行高速并行總線的仿真和分析提供參考，對以后更高頻率的DDR設(shè)