NUCSoC芯片的物理設(shè)計(jì).pdf

1、集成電路物理設(shè)計(jì)就是將綜合后的門級(jí)網(wǎng)表轉(zhuǎn)換為具有實(shí)際走線的版圖，是芯片電路設(shè)計(jì)與芯片制造的橋梁，它不僅關(guān)系到集成電路的功能正確與否，還關(guān)系到集成電路的性能和成本，集成電路的物理設(shè)計(jì)環(huán)節(jié)包括：邏輯綜合、布局規(guī)劃、時(shí)鐘樹綜合、布線規(guī)劃、物理驗(yàn)證。
　　 本文針對(duì)NUCSoC芯片，在分析研究傳統(tǒng)物理設(shè)計(jì)流程基礎(chǔ)上，采用了一種功耗低、時(shí)序收斂的高性能版圖的設(shè)計(jì)方法。首先，根據(jù)NUCSoC芯片的結(jié)構(gòu)框圖分析各時(shí)鐘域時(shí)序，進(jìn)行物理綜合；其次

2、，完成數(shù)據(jù)準(zhǔn)備、布局規(guī)劃、時(shí)鐘樹綜合、布線規(guī)劃的NUCSoC芯片布局布線設(shè)計(jì)；最后，將布局布線規(guī)劃后的版圖進(jìn)行時(shí)序驗(yàn)證、功耗驗(yàn)證、版圖布局合理性驗(yàn)證、DRC驗(yàn)證和LVS驗(yàn)證。
　　 在功耗優(yōu)化上，首先明確功耗優(yōu)化目標(biāo)，然后對(duì)各個(gè)階段影響功耗的因素進(jìn)行分析優(yōu)化，具體包括：布局規(guī)劃階段中的調(diào)整PAD、硬宏單元、標(biāo)準(zhǔn)單元的物理位置、規(guī)劃電源網(wǎng)絡(luò)，時(shí)鐘樹綜合階段的插入不同尺寸的時(shí)鐘緩沖器和布線規(guī)劃階段的設(shè)置串?dāng)_參數(shù)，采用此種方法功耗降低

3、了10.92％。
　　 在時(shí)序優(yōu)化上，首先明確時(shí)序優(yōu)化目標(biāo)，然后對(duì)各個(gè)階段影響時(shí)序的因素進(jìn)行分析優(yōu)化，具體包括：時(shí)鐘樹綜合階段和布線規(guī)劃階段的插入時(shí)鐘緩沖器、優(yōu)化器件尺寸，最終實(shí)現(xiàn)NUCSoC芯片的建立時(shí)間、保持時(shí)間、最大扇出、過渡時(shí)間、負(fù)載電容滿足設(shè)計(jì)要求，采用此種方法時(shí)序收斂有6％的余量。
　　 使用ATE設(shè)備對(duì)流片回來的芯片進(jìn)行測(cè)試，時(shí)鐘頻率達(dá)到100MHz，內(nèi)核功耗為199mW，芯片功耗為255mW，等效邏輯門為