網(wǎng)絡(luò)處理器芯片的物理設(shè)計(jì)研究.pdf

1、現(xiàn)今，集成電路產(chǎn)業(yè)進(jìn)入了超深亞微米工藝的SOC時(shí)代，設(shè)計(jì)規(guī)模已發(fā)展到了巨大規(guī)模集成電路，工藝的特征尺寸越來(lái)越小，集成電路設(shè)計(jì)方法面臨諸多新的挑戰(zhàn)。工藝和設(shè)計(jì)規(guī)模的進(jìn)步不但影響了集成電路設(shè)計(jì)流程，同時(shí)也帶來(lái)了諸多急需解決的新問(wèn)題。特別是在芯片的物理實(shí)現(xiàn)方面，由于特征尺寸的變小，互連延遲已上升成為影響芯片流片成功的主要因素?；ミB相互耦合產(chǎn)生的串?dāng)_和電源的IR Drop也已成為集成電路后端設(shè)計(jì)工程師在設(shè)計(jì)階段必須謹(jǐn)慎考慮的問(wèn)題。 本文

2、介紹了深亞微米條件下網(wǎng)絡(luò)處理器芯片的物理實(shí)現(xiàn)和驗(yàn)證的流程，全面分析了新工藝帶來(lái)的物理實(shí)現(xiàn)和驗(yàn)證方面的問(wèn)題。根據(jù)新工藝的特點(diǎn)采用了業(yè)界常用的一種0.18um工藝條件下的物理設(shè)計(jì)和驗(yàn)證流程實(shí)現(xiàn)了網(wǎng)絡(luò)處理器的物理設(shè)計(jì)和驗(yàn)證工作。網(wǎng)絡(luò)處理器的綜合工具采用Synopsys公司的Design Compier，布局布線(xiàn)工具采用Cadence公司的SOC Encounter，靜態(tài)時(shí)序分析工具采用Synopsys公司的PrimeTime，物理驗(yàn)證工具采用

3、Mentor公司的Cal ibre。最終網(wǎng)絡(luò)處理器考慮串?dāng)_延遲后的Setup和Hold的Slack分別為14.44ns和0.46ns，滿(mǎn)足時(shí)序約束條件。 1．由于設(shè)計(jì)規(guī)模已發(fā)展到巨大規(guī)模集成電路，簡(jiǎn)單的自頂向下和自底向上的綜合策略已不能滿(mǎn)足設(shè)計(jì)綜合的需要。雖然自頂向下的綜合策略的優(yōu)化效果明顯好于自底向上的綜合策略，但卻浪費(fèi)了大量的綜合時(shí)間。因此，現(xiàn)今最常采用的是混合模式的綜合策略，它同時(shí)兼顧了綜合的優(yōu)化效果和綜合效率。由于以上原

4、因，網(wǎng)絡(luò)處理器也采用了混合模式的綜合策略。 2．在深亞微米工藝條件下的自動(dòng)布局布線(xiàn)是本文重點(diǎn)論述的問(wèn)題。網(wǎng)絡(luò)處理器在布線(xiàn)階段詳細(xì)分析了避免互連產(chǎn)生串?dāng)_的方法。同時(shí)為了布線(xiàn)的簡(jiǎn)單，反復(fù)嘗試了多種布圖規(guī)劃。布圖規(guī)劃，布局和布線(xiàn)借鑒了一些實(shí)用有效的方法。并在論文中給出了網(wǎng)絡(luò)處理器的最終版圖。 3．串?dāng)_分析是深亞微米工藝條件下需要重點(diǎn)考慮的問(wèn)題，本文利用靜態(tài)時(shí)序分析工具Prime Time對(duì)網(wǎng)絡(luò)處理器的串?dāng)_做了詳細(xì)地分析，給出了