新型高效RS碼軟判決譯碼器研究.pdf

1、Reed-Solomon(RS)碼是一類具有優(yōu)異糾錯性能的差錯控制編碼，現(xiàn)已被廣泛用于數(shù)字傳輸和數(shù)字存儲系統(tǒng)等領(lǐng)域中。RS碼譯碼算法主要包括硬判決譯碼和軟判決譯碼兩種。軟判決譯碼通過利用信道中的可靠度信息，能獲得比硬判決譯碼更高的編碼增益。在現(xiàn)有的軟判決譯碼算法中，low-complexity Chase(LCC)譯碼算法最為有效，且和其他譯碼算法具有相同甚至更好的譯碼性能。因此，許多研究者都致力于研究LCC譯碼算法。LCC譯碼算法通常

2、采用一個復(fù)雜的插值模塊，雖然已有不少方法來減少插值的復(fù)雜度，但其一直是LCC譯碼器速度和復(fù)雜度的瓶頸。除了采用插值方法，LCC軟判決譯碼也可以基于硬判決來實現(xiàn)，這種方法不僅能減少復(fù)雜度和延遲，且能保持和基于插值的LCC譯碼算法非常相近的譯碼性能。但是之前譯碼算法的硬件實現(xiàn)采用的是流水線結(jié)構(gòu)，流水線結(jié)構(gòu)的各流水線階段的延遲是固定的，這會產(chǎn)生大量的空閑等待時間，從而導(dǎo)致硬件利用效率降低。
　　本文提出了一種新型串行結(jié)構(gòu)的譯碼器來減小空

3、閑等待時間。為了提高譯碼器的速度，且使各模塊能以最佳的方式協(xié)調(diào)工作，譯碼器中的一些子模塊分別采用合適的多度并行電路結(jié)構(gòu)設(shè)計。此外，通過更改算法和電路結(jié)構(gòu)，采用一個新型的子模塊來在不同的時間段實現(xiàn)校驗子計算、多項式選擇、錢搜索和福尼算法這四種功能，從而大大降低譯碼器的復(fù)雜度。另外，本文介紹了一種新型的共享子式消除算法，可有效地去除常數(shù)乘法器和全變量乘法器中的冗余計算，進一步降低譯碼器的復(fù)雜度。
　　本文采用C語言對不同譯碼算法的糾錯

4、性能進行仿真，采用Verilog HDL語言對此新型串行譯碼器建模，使用Modelsim仿真工具對Verilog代碼進行功能仿真。在SMIC0.13μm工藝下，采用Design Complier工具進行綜合，采用PrimeTime PX進行功耗分析，結(jié)果顯示譯碼器的面積約為0.47mm2，功耗約為0.025W；同時采用ISE軟件進行FPGA驗證分析。從分析結(jié)果可知，此串行軟判決譯碼器相比于已報道的軟判決譯碼器具有更高的速度和較小的硬件復(fù)