面向IP核的布圖規(guī)劃與Power Pad的協(xié)同優(yōu)化.pdf

1、隨著半導(dǎo)體工藝進(jìn)入到深亞微米階段，供電電壓進(jìn)一步降低，且金屬互連線在芯片面積中占據(jù)的比重越來越大，在單一芯片中集成的IP核越來越多，使得芯片的電壓降問題日益顯著。過大的電壓降會(huì)使得供電電壓不能滿足需求，影響芯片的性能，甚至導(dǎo)致整個(gè)芯片失效。傳統(tǒng)的SoC設(shè)計(jì)流程中，電壓降問題的驗(yàn)證在布線階段后完成，一旦不滿足要求，需要重新設(shè)計(jì)，過程復(fù)雜且耗時(shí)。因此，在VLSI的設(shè)計(jì)中，電壓降問題應(yīng)該在物理設(shè)計(jì)的前期階段引起足夠的重視并得到有效改善。

2、>　　本文針對(duì)SoC的結(jié)構(gòu)和設(shè)計(jì)特點(diǎn)，為優(yōu)化電壓降并加速設(shè)計(jì)流程，提出了一種面向IP核的電壓降優(yōu)化算法，協(xié)同優(yōu)化布圖規(guī)劃和供電引腳。通過在布圖迭代過程中對(duì)模塊位置和供電引腳的位置進(jìn)行優(yōu)化，實(shí)現(xiàn)滿足電壓降需求的優(yōu)化方案。所提出的方法采用了MCNC基準(zhǔn)測試電路驗(yàn)證了性能。論文的研究主要包含了以下兩個(gè)部分：
　　1.布圖規(guī)劃質(zhì)量的好壞影響電源/地網(wǎng)絡(luò)中的電流密度的分布，首先針對(duì)高電流密度IP核模塊的電壓降問題，實(shí)現(xiàn)了一種考慮模塊電流密度

3、的布圖規(guī)劃優(yōu)化方法?；诳焖倌M退火算法，提出了一種改進(jìn)的SKB-tree表示方法，利于多供電引腳對(duì)角放置時(shí)布圖規(guī)劃的多目標(biāo)優(yōu)化。實(shí)驗(yàn)結(jié)果表明，相比于傳統(tǒng)的布圖規(guī)劃，所提出的方法雖使面積、線長分別增加了2.07％和2.66%，但可使高電流密度的IP核模塊與供電引腳的距離優(yōu)化65.43%，能快速有效地縮短兩者的距離，減小了有效電阻，從而實(shí)現(xiàn)電壓降的優(yōu)化。
　　2.考慮供電引腳對(duì)電源/地網(wǎng)絡(luò)中電壓降分布的影響，針對(duì)SoC傳統(tǒng)設(shè)計(jì)流程復(fù)