基于∑△調(diào)制的900MHz頻率綜合器設(shè)計.pdf

1、廈門大學學位論文原創(chuàng)性聲明本人呈交的學位論文是本人在導師指導下，獨立完成的研究成果。本人在論文寫作中參考其他個人或集體已經(jīng)發(fā)表的研究成果，均在文中以適當方式明確標明，并符合法律規(guī)范和《廈門大學研究生學術(shù)活動規(guī)范(試行)》另外，該學位論文為(I司參g掙萄3杈撅)課題(組)的研究成果，獲得(同鈉抽岳!l極搋)課題(組)經(jīng)費或?qū)嶒炇业馁Y助，在(A，fR)實驗室完成。(請在以上括號內(nèi)填寫課題或課題組負責人或?qū)嶒炇颐Q，未有此項聲明內(nèi)容的，可以不

2、作特別聲明。)聲明人(簽名)：互林：儀洳l哆年6月歲日摘要摘要隨著通信技術(shù)的快速發(fā)展，通信頻譜越來越擁擠，為了使頻率在通信工作時能充分利用所占用的通頻帶，需要高穩(wěn)定度的工作頻率。盡管許多晶振振蕩器，比如石英晶體振蕩器等，可以產(chǎn)生高精度的頻率，但是由于其價格昂貴，而且體積比較大，因此在實踐中人們通常采用其他技術(shù)來實現(xiàn)。基于鎖相環(huán)的頻率綜合器是一種比較常用用的技術(shù)，它相比晶體振蕩器具有價格便宜，體積更小而且頻率的精度也可以比較高。論文在對鎖

3、相環(huán)技術(shù)的發(fā)展歷史和現(xiàn)狀的研究基礎(chǔ)上，從鎖相環(huán)系統(tǒng)的工作原理入手，分析PLL的數(shù)學模型、穩(wěn)定性以及噪聲特性，本次設(shè)計是基于CSMC35urn標準CMOS工藝，設(shè)計的頻率綜合器最后能準確鎖定在900MHz。設(shè)計采用自頂向下的設(shè)計方法，首先根據(jù)PLL數(shù)學模型，相位噪聲和四階無源濾波器算法的分析，得出系統(tǒng)響應(yīng)的環(huán)路和濾波器參數(shù)，再用VerilogAMS語言對選取的環(huán)路參數(shù)進行PLL系統(tǒng)級建模，以此來驗證參數(shù)選取的正確性，最后根據(jù)系統(tǒng)建模所選取

4、的環(huán)路參數(shù)對PLL進行晶體管級設(shè)計并仿真。本論文采用SigmaDelta調(diào)制小數(shù)分頻的電荷泵鎖相環(huán)設(shè)計，針對SigmaDelta對有理數(shù)小數(shù)分頻會產(chǎn)生小數(shù)雜散，論文使用m序列作為SigmaDelta中的第二和第三級的輸入，從而減小小數(shù)雜散的影響。VCO是PLL的核心模塊，它影響著PLL的帶外噪聲，為了減小VCO的相位噪聲，從公式出發(fā)，采用交叉耦合結(jié)構(gòu)的延遲單元，降低相位噪聲，輸出頻率范圍達到76141ⅢIz’1164GHz，相位噪聲是1