10MHz帶寬連續(xù)時間Sigma Delta調(diào)制器設(shè)計.pdf

1、隨著電子通信技術(shù)的不斷發(fā)展，通信系統(tǒng)對于模數(shù)轉(zhuǎn)換器的要求不斷提高，低功耗、高帶寬、中等精度成為新的發(fā)展趨勢。在這種趨勢下，連續(xù)時間Sigma Delta ADC由于在功耗、帶寬和精度之間有較好的折衷，近年來發(fā)展迅速。本論文著手研究設(shè)計一款10MHz帶寬、11bits有效精度的連續(xù)時間Sigma Delta調(diào)制器。
　　論文調(diào)研了CTSDM國內(nèi)外的最新發(fā)展現(xiàn)狀，確定了設(shè)計指標。介紹了Sigma Delta調(diào)制器的基本原理，以及離散時

2、間和連續(xù)時間調(diào)制器的區(qū)別和相互轉(zhuǎn)換的方法。根據(jù)信號量化噪聲比公式，確定使用3階4比特量化的結(jié)構(gòu)。比較分析了幾種常用的高階調(diào)制器的拓撲結(jié)構(gòu)，根據(jù)功耗、設(shè)計復(fù)雜度等，選定使用級聯(lián)諧振器前饋結(jié)構(gòu)。為了調(diào)整零點位置，在第二級和第三級之間引入局部反饋。使用SDtoolbox設(shè)計出相應(yīng)的噪聲傳輸函數(shù)，使用沖激響應(yīng)不變法，將得到的離散時間的結(jié)構(gòu)參數(shù)轉(zhuǎn)換到連續(xù)時間域，在連續(xù)時間域中，對電路子模塊的非理想特性對系統(tǒng)的影響進行仿真，包括三個積分器中運放的有

3、限直流增益、有限增益帶寬積、反饋DAC的非線性問題、過量環(huán)路延時等。在完成系統(tǒng)仿真之后，進行電路設(shè)計。由于系統(tǒng)對前級積分器的要求較高，第一級和第二級采用RC積分器，第三級采用GmC積分器。第一級積分器中的運放采用折疊共源共柵增益級與共源輸出級級聯(lián)的結(jié)構(gòu)，以保證直流增益不受后級積分器輸入電阻的影響。本設(shè)計創(chuàng)新地采用跨導(dǎo)單元與電阻階梯串聯(lián)的形式實現(xiàn)量化。該結(jié)構(gòu)不需要外接參考電壓，省去了參考電壓緩沖器，節(jié)省功耗，而且跨導(dǎo)單元的帶寬很高，能滿足

4、高速的應(yīng)用需要，另外，該結(jié)構(gòu)能同時實現(xiàn)三級積分器輸出的相加，比傳統(tǒng)的Flash結(jié)構(gòu)的量化器有很大改進。反饋DAC采用電流舵DAC實現(xiàn)，為了降低電流元失配對系統(tǒng)性能的影響，采用DWA算法進行校正，大大降低了失配的影響。
　　基于UMC0.18μm CMOS工藝設(shè)計了相應(yīng)的電路和版圖，并進行了仿真驗證。電源電壓為1.8V，在3.90625MHz，0.8V的激勵下仿真得到，后仿真最差的SNR為64dB，SFDR約為72dB，整個調(diào)制器的