基于FPGA的LOP算法的設(shè)計(jì)與性能分析.pdf

1、近些年來(lái)移動(dòng)多媒體技術(shù)發(fā)展迅速，人們對(duì)實(shí)時(shí)性要求越來(lái)越高，對(duì)于處理器來(lái)說(shuō)這是個(gè)不小的考驗(yàn)。提高對(duì)浮點(diǎn)數(shù)據(jù)的處理速度迫在眉睫，因此，對(duì)于如何加速浮點(diǎn)運(yùn)算的研究非常重要。處理器進(jìn)行浮點(diǎn)運(yùn)算主要是浮點(diǎn)乘和浮點(diǎn)加運(yùn)算，所以浮點(diǎn)乘加融合部件是問(wèn)題關(guān)鍵的所在，這也是本文主要研究的內(nèi)容。以浮點(diǎn)數(shù)的乘運(yùn)算、加運(yùn)算為研究對(duì)象，并在充分理解和分析現(xiàn)有浮點(diǎn)乘加融合算法的基礎(chǔ)上提高LOP模塊的性能這會(huì)使整體融合部件的性能更好。
　　本文旨在如何提高處理器

2、中的浮點(diǎn)乘加融合部件性能的問(wèn)題，通過(guò)對(duì)浮點(diǎn)乘加融合部件的關(guān)鍵路徑研究發(fā)現(xiàn)前導(dǎo)1預(yù)測(cè)模塊一直處在關(guān)鍵路徑上，所以縮短前導(dǎo)1預(yù)測(cè)的時(shí)間可以直接提高浮點(diǎn)乘加融合部件的性能。
　　首先本文介紹了現(xiàn)有的幾種LOP算法結(jié)構(gòu)，最終選擇串行糾錯(cuò)LOP算法，因?yàn)樵撍惴ㄔ陉P(guān)鍵路徑延時(shí)、電路動(dòng)態(tài)功耗和電路面積上比其他幾種結(jié)構(gòu)更加均衡，為了與三操作數(shù)LOP算法進(jìn)行性能上的對(duì)比,所以研究并設(shè)計(jì)串行糾錯(cuò)算法中的兩個(gè)主要模塊：3:2CSA電路和前導(dǎo)1預(yù)測(cè)（LO