基于FPGA的AES算法研究與設計.pdf

1、隨著計算機網絡應用的普及和發(fā)展，信息安全作為新興學科日益受到重視。而傳統(tǒng)的軟件加密技術已經越來越不能滿足信息安全對運算速度和系統(tǒng)安全性的需求。以密碼設備為核心的硬件加密系統(tǒng)已成為構筑信息安全平臺的重要一環(huán)。本文正是在這種背景下，結合當前信息安全行業(yè)的需要，對基于硬件的加密系統(tǒng)進行了研究。并結合硬件加密系統(tǒng)的具體實現從系統(tǒng)安全性、運算效率等方面提出硬件加密系統(tǒng)性能優(yōu)化的改進。 在充分研究AES算法原理基礎上，本論文創(chuàng)新性地提出了兩

2、種優(yōu)化策略：結合算法本身和FPGA的特點，運用有限域、線性代數和矩陣理論，采用查表法優(yōu)化了字節(jié)代換運算SubBytes，列混合運算Mixcloumns和密鑰擴展運算，達到了簡化輪函數運算、硬件設計中加密/解密過程資源共享的目的；在比較了現有的結構后，設計了高速并行實現AES算法的改進結構--內外混合兩級流水線結構。 在完成硬件設計時，論文采用EDA設計方法設計了算法在混合流水線結構下的加密單元模塊/解密單元模塊和密鑰擴展單元模塊