基于FPGA的AES算法快速小面積實(shí)現(xiàn).pdf

1、AES算法是一種分組密碼算法，具有極高的安全性能，自提出之日起便成為信息安全領(lǐng)域研究的熱點(diǎn)。由于該算法在實(shí)現(xiàn)方面具有設(shè)計(jì)簡單，速度快，可并行處理，分組長度可以改變，對處理器結(jié)構(gòu)無特殊要求，不涉及復(fù)雜數(shù)學(xué)運(yùn)算等特性，使得其選用FPGA實(shí)現(xiàn)具有極大的優(yōu)越性?？墒侨绾卧O(shè)計(jì)，使得該算法在FPGA中運(yùn)行速度更快，占用資源更少，功耗更低一直是擺在國內(nèi)外學(xué)者面前的問題，目前并沒有統(tǒng)一的定論。 本文針對以上目標(biāo)，研究了采用FPGA實(shí)現(xiàn)AES算法

2、的模型改進(jìn)方法。將算法中密鑰擴(kuò)展的處理采用FPGA以外的微控制器單片機(jī)配合完成，同時采用共享技術(shù)實(shí)現(xiàn)算法中加密和解密模塊共享同一密鑰。對于加密和解密模塊的設(shè)計(jì)，從結(jié)構(gòu)上采用基本結(jié)構(gòu)以節(jié)省資源，從各個運(yùn)算步驟上采用數(shù)據(jù)并行處理，查表等方法以提高運(yùn)算速度。改進(jìn)的結(jié)果非但滿足了實(shí)時性的要求，且大大節(jié)省了FPGA資源，降低了功耗，為在低端小容量FPGA器件中實(shí)現(xiàn)實(shí)時AES算法的目標(biāo)提供了重要的設(shè)計(jì)參考依據(jù)。并且，由于該算法電路數(shù)據(jù)端口長度最小也