多核處理器內(nèi)部核間通信研究.pdf

1、隨著計(jì)算機(jī)的廣泛應(yīng)用，人們對(duì)于處理器的性能要求越來(lái)越高。傳統(tǒng)的單核處理器僅僅依靠提高處理器的時(shí)鐘頻率的做法已經(jīng)無(wú)法滿足需求了，單芯片多核處理器（CMP）技術(shù)也就應(yīng)運(yùn)而生。它相比于單核單芯片處理器有控制邏輯簡(jiǎn)單、設(shè)計(jì)和驗(yàn)證周期短、并行處理、積木式升級(jí)、低功耗、低通信延遲等優(yōu)點(diǎn)。多核處理器目前已經(jīng)取代了單核處理器成為市場(chǎng)上的處理器的主流產(chǎn)品。
　　多核處理器內(nèi)的多個(gè)核并不是簡(jiǎn)單地相連。多核處理器內(nèi)部的互聯(lián)架構(gòu)的研究近年來(lái)已在國(guó)內(nèi)外廣泛

2、開(kāi)展。本文詳細(xì)分析了多核處理器發(fā)展現(xiàn)狀及趨勢(shì)，目前多核處理器內(nèi)部現(xiàn)有的通信架構(gòu)的優(yōu)缺點(diǎn)以及它們各自的適用場(chǎng)合。本文針對(duì)小核模式的多核處理器提出了一種CMC總線架構(gòu)。CMC總線架構(gòu)的設(shè)計(jì)目標(biāo)是實(shí)現(xiàn)總線只需一根握手信號(hào)線，簡(jiǎn)單的硬件邏輯，軟件上提供必要的控制接口。
　　本文設(shè)計(jì)出一種多核處理器的架構(gòu)，該架構(gòu)既適用于同構(gòu)多核處理器又適用于異構(gòu)多核處理器。運(yùn)用該架構(gòu)的多核處理器每個(gè)核處理的任務(wù)可以在很小、很專一。多核處理器內(nèi)部多個(gè)核的互聯(lián)

3、總線包括有外總線、長(zhǎng)總線、短總線。長(zhǎng)、短總線在多核處理器內(nèi)分別有各自不同的功能，長(zhǎng)、短總線都采用CMC總線架構(gòu)。
　　整個(gè)CMC總線架構(gòu)采用Verilog硬件描述語(yǔ)言編寫實(shí)現(xiàn)，把多核處理器內(nèi)部的各個(gè)核有機(jī)的結(jié)合在一起。利用Modelsim SE軟件仿真驗(yàn)證多核處理器內(nèi)部核間長(zhǎng)、短總線的讀寫，并在Quartus II編程環(huán)境上進(jìn)行了綜合和布局布線，把固件下載到了Altera的型號(hào)為Stratix II的FPGA中，然后把驗(yàn)證的結(jié)果和