基于企業(yè)級路由器硬件系統(tǒng)的高速信號完整性分析與設(shè)計.pdf

1、路由器是互聯(lián)網(wǎng)系統(tǒng)中的重要組成部分，是連接因特網(wǎng)中局域網(wǎng)和廣域網(wǎng)的設(shè)備，它可以根據(jù)信道實際的情況選擇最合適的路徑。目前路由器已經(jīng)廣泛應(yīng)用在各行各業(yè)中，路由器轉(zhuǎn)發(fā)的能力，很大程度上決定了整個網(wǎng)絡(luò)的性能。
　　路由器的轉(zhuǎn)發(fā)能力由網(wǎng)絡(luò)吞吐量來決定，高性能的處理器芯片和先進的路由算法是保證路由器性能的基本條件。隨著半導(dǎo)體工業(yè)按照摩爾定律快速發(fā)展，轉(zhuǎn)發(fā)芯片的工作速率越來越高，文章介紹的這款企業(yè)級路由器的處理芯片為Freescale Powe

2、r QUICC產(chǎn)品線的雙核通信處理器，實時時鐘達到125MHz，這給高速高密度的電路設(shè)計帶來了各種挑戰(zhàn)。信號完整性問題就是高速數(shù)字系統(tǒng)設(shè)計中最突出的問題。串?dāng)_，過沖，振鈴這些看似簡單的問題都可能引起時序的不滿足，系統(tǒng)不穩(wěn)定甚至導(dǎo)致系統(tǒng)無法工作。本文采用基于信號完整性分析的方法設(shè)計高速路由器的硬件系統(tǒng)，采用Cadence Allegro SPB16對單板布局和布線進行前端仿真，并設(shè)定約束規(guī)則，保證了單板的信號質(zhì)量和穩(wěn)定性。
　　本文

3、首先介紹了基于飛思卡爾的P1025處理器和CPLD構(gòu)成的高速路由器硬件平臺。然后基于設(shè)計仿真結(jié)果和測試結(jié)果系統(tǒng)的闡述反射，振鈴，時序等信號完整性問題，并提出解決方案。主要內(nèi)容如下：
　?、俑鶕?jù)需求分析設(shè)計路由器的架構(gòu)，采用基于信號完整性分析的設(shè)計方法進行硬件電路的設(shè)計工作。
　　②分析路由器的硬件系統(tǒng)存在的信號完整性問題，并對關(guān)鍵的信號進行前端電路級仿真設(shè)計。
　?、劢榻B傳輸線的基本理論，定義高速信號及其完整性的基本問

4、題，分析串?dāng)_，噪聲以及時序問題產(chǎn)生的原理。從原理著手建立等效模型，分析時鐘的拓撲結(jié)構(gòu)，優(yōu)化時鐘走線，設(shè)計匹配電阻避免阻抗不連續(xù)造成的信號失真問題。
　?、茚槍λ俾瘦^高的DDR3存儲器的原理，設(shè)計基于信號完整性的電路和新的測試方法，保證DDR3在高速高溫的專業(yè)實驗下能夠正常工作。
　　最后對高速路由器系統(tǒng)進行專業(yè)實驗測試，通過反饋的結(jié)果進行原理圖設(shè)計部分的改版，使單板的信號完整性達到最優(yōu)化，系統(tǒng)在惡劣的條件下也能穩(wěn)定工作。整個